专利名称：具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构及其制造方法
技术领域：
本发明关于一种半导体材料，特别是关于一种具有凹陷抵抗层的绝缘层上有半导体的基材。
背景技术：
传统上的绝缘层上有硅(Silicon-on-insulator；SOI)的集成电路形成于SOI基材上。
图1A说明一SOI基材的剖面图。SOI基材典型的具有一薄的硅层，如同所熟知的硅主动层130，形成于一绝缘层120之上，例如是一埋入氧化层(Buried Oxide Layer；BOX Layer)。此绝缘层120或埋入氧化层形成于一硅基材110之上。埋入氧化层由一绝缘材料所构成，例如是氧化硅(SiliconOxide)。其电性隔绝硅主动层130与硅基材110。如图1B中所示，在SOI芯片中，SOI基材的主动层130被加工，以形成数个主动区域140。主动区域140之间，由隔绝区域150使其电性隔离。主动区域140的大小尺寸与放置位置，均由隔绝区域150来定义。隔绝区域150例如是一浅沟渠结构(ShallowTrench Isolation；STI)。而形成在主动区域140的主动组件160，由埋入氧化层将其与基材进行电性隔绝。形成在SOI基材上的主动组件160提供许多的优点相对于直接在硅基材上形成的类似的组件，包含不具有反转基体效应(reverse body effect)，不具有闭锁(latch-up)，软记错的豁免(soft-errorimmunity)，以及消除结电容(elimination of junction capacitance)，因此有效改善典型发生在传统硅晶圆组件上的缺陷。SOI技术也因此提供较高速的操作性能，与较高的封装密度(packing density)，并且降低电源消耗。目前商业上所使用的SOI技术，一般利用均匀厚度的主动层与浅沟渠隔离技术。
当一种SOI晶体管利用非常薄的硅主动层，例如此硅主动层的厚度仅有三分之一栅极的长度，而栅极的长度为30纳米(nm)时，此硅主动层的厚度将仅有10纳米或更薄。此种类型的SOI晶体管，为现有的超薄主体(ultra-thinbody；UTB)晶体管，或者是空乏基材晶体管(depleted-substrate transistors；DSTs)。当硅主动层的厚度小于10纳米时，使用平台式隔离(mesa isolation)结构形成晶体管，相较于使用浅沟渠隔离结构为佳。参阅图2A，使用平台式隔离结构时，沟渠202被形成在主动层204之中。
沟渠202由主动层204的表面延伸至埋入氧化层206的表面。沟渠202切割主动层204，以形成硅平台208或称之为硅岛的结构。平台隔离法，利用移除SOI基材的部分的主动层204，使相邻的主动区域210的电性连接被切割。平台式隔离存在一主要的问题，暴露的埋入氧化层206，在后续的化学处理制程中，例如晶圆清洗制程，将形成凹陷。参阅图2B，如图中所示，此凹陷的埋入氧化层212将形成许多的问题。例如，其将增加介于基材214与经过此埋入氧化层206之上的金属导线的寄生电容(parasitic capacitance)。同时，其亦将导致在硅平台208的裸露转角216处，形成电场集中的情形，将潜在影响组件的可靠度。
美国专利第5,882,981号由Rajgopal等人所揭露的一种再充填平台隔离沟渠的方法。当主动层厚度相当厚时，此方法具有相当的吸引力，但当主动层的厚度仅有数百个埃(angstrom)时，此方法的优势将因此而降低。
美国专利第5,904,539号由Hause等人所揭露的一种沟渠隔离的制程，用来改善充填隔离区域相对于邻近的硅平台的整体平坦度。此方法类似于浅沟渠隔离制程。参阅图1B中所示，以目前浅沟渠制程的技术水准，典型的会在隔离边缘的地方产生像沟槽的凹陷(groove-like recess)170。这些像沟槽的凹陷170起因于湿式蚀刻制程，并形成约数十个至两百个埃相对于主动层表面的凹陷。当此主动层的厚度约为一百个埃时，上述的像沟槽凹陷170将可能侵蚀到下方的埋入氧化层，因此STI无法有效地在湿式清洗制程中保护埋入氧化层。
美国专利第6,410,938号由Xiang所揭露的由氮化埋入氧化层以隔离绝缘层上有半导体的组件，用来降低掺质由主动层穿透进入埋入氧化层中。此氮化埋入氧化层由一氮植入或含氮物质穿透半导体的主动层到达埋入氧化硅层所形成。此方法具有下列的缺点，首先，氮植入或含氮物质穿透这些半导体主动层，将在主动层中形成明显的缺陷。第二，使用植入的方式无法在埋入氧化层中达到较高的氮浓度。因此，氮化氧化层的蚀刻率不会与氧化硅层有明显的差异，所以氮化氧化层仍然容易被湿式清洗的化学溶剂所侵蚀。第三，埋入氧化层的氮分布并不是突然产生。此氮化氧化区域的厚度与边界，由垂直零散的氮分布来决定，其取决于植入深度，且无法独立地被调整。尤其重要的是，在美国专利第6,410,938号中所揭露，氮化埋入氧化层仅可以成为一扩散阻障层，而无法成为一蚀刻终止层，以用来防止有关于湿式清洁制程中的埋入氧化层凹陷。
美国专利第5,468,657号由Hsu所揭露的一种用来改善SIMOX埋入氧化层晶圆的电性隔离的方法。氮离子被植入至与氧离子在SIMOX(Separation byImplantation Oxygen)制程中几乎相同的深度。随后的加热制程使得氮离子移动至介于埋入氧化层以及基材之上下半导体区域的接口区域。氮钝化此接口区域，以降低埋入的自由电子陷入基材的情况。无论如何，此方法依赖热处理以达到植入的离子扩散到接口的位置。重要的是，此方法并不合适于使用在高浓度的氮的情况，所以此方法也将十分困难获得具有高氮含量的区域。
发明内容
本发明主要的目的之一在于，提供一种绝缘层上有半导体的基材，其具有凹陷抵抗能力的埋入式绝缘层。
本发明的另一目的在于，提供一种埋入式绝缘层具有一凹陷抵抗层，在一般使用的湿式清洁溶液中，具有可被忽略的蚀刻速率。
本发明的又一目的在于，提供一种氮化硅凹陷抵抗层在一绝缘层上有硅基材的埋入氧化层中。
本发明的又一目的在于，提供一种氮化硅凹陷抵抗层在一绝缘层上有应变硅基材的埋入绝缘层中。
为实现上述目的，本发明提供一种具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构，至少包含一基材；一埋入绝缘堆栈层，覆盖于该基材之上，其中该埋入绝缘堆栈层还包含至少一凹陷抵抗层与一第一介电层，且该凹陷抵抗层覆盖于该第一介电层之上；以及一半导体层，覆盖于该埋入绝缘堆栈层之上。
本发明的基材结构可利用将薄膜堆栈由施体晶圆(donor wafer)转换至目的晶圆(target wafer)的数种方法来实现。其中一种方法，利用结合具有一植入层的施体晶圆与目的晶圆，以形成晶圆组合，然后分割此植入层以产生所需的基材。另一种方法则使用结合具有介于应变层与松弛层的接口的施体晶圆与目的晶圆，以形成晶圆组合，再由接近接口处将其分割，以获得所需的基材。
本发明的另一实施例，提供一种绝缘层上有半导体的芯片，在硅平台之间的暴露埋入氧化层的区域，其具有可被忽略的凹陷。
本发明的又一实施例，提供一种绝缘层上有半导体的芯片，在埋入氧化层中具有一凹陷抵抗层。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制。
附图的简要说明下面结合附图，通过对本发明的具体实施方式
详细描述，将使本发明的技术方案及其他有益效果显而易见。
附图中，图1A为现有SOI基材的示意图；图1B为现有具有均匀主动层的与其上的主动组件与隔离区域示意图；图2A为现有在主动层上具有硅平台的SOI基材剖面示意图；图2B为经过湿式清洗制程后，在埋入氧化层所形成的凹陷的剖面示意图；图3为本发明的一较佳实施例的具有凹陷抵抗层的埋入绝缘层与其上的半导体平台的立体示意图；图4为本发明的另一较佳实施例的具有凹陷抵抗层的埋入绝缘层与其上的半导体平台的立体示意图；图5A-5B为本发明的具有凹陷抵抗层的SOI基材结构的剖面示意图；图6A-6F为一种用来制造本发明的具有凹陷抵抗层的SOI基材的方法流程示意图；
图7A-7B为另两种用来制造本发明的具有凹陷抵抗层的SOI基材的方法示意图；图8A-8E为一种用来制造本发明的具有凹陷抵抗层的绝缘层上有应变硅基材的方法流程示意图；以及图9A-9D为在本发明的具有平台隔离凹陷抵抗层的绝缘层上有半导体芯片的制造流程的剖面示意图。
具体实施例方式
为更进一步阐述本发明为实现预定目的所采取的技术手段及功效，请参阅以下有关本发明的详细说明与附图，相信本发明的目的、特征与特点，应当可由此得到深入且具体的了解，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
本发明关于一种半导体材料，特别是关于一种具有凹陷抵抗层的绝缘层上有半导体的基材。本发明亦关于在具有凹陷抵抗层的绝缘层上有半导体的基材上进行金氧半导体场效晶体管的制造。
根据本发明，一凹陷抵抗层形成于一绝缘层上有半导体晶圆的埋入绝缘堆栈层中，以限制在晶圆处理制程中，例如使用稀释氢氟酸的晶圆湿式清洁制程，暴露的埋入绝缘堆栈层的凹陷量。对于采用平台隔离法，以进行绝缘层上有半导体的集成电路芯片的制造，本发明提供十分重要的贡献。采用平台隔离法制造的绝缘层上有半导体的集成电路芯片，因具有暴露的埋入绝缘层表面。在晶圆制程中，这些暴露的埋入绝缘层的表面，容易受到化学溶液的攻击或蚀刻。本发明揭露一基材结构，其具有一凹陷抵抗层。参阅图3，半导体平台310或称之为半导体岛屿，由半导体主动层，借由介于其间的沟渠结构来形成。这些半导体平台310或岛屿借由平台隔离，使得彼此之间电性隔离。这些构成主动层的半导体材料，较佳的为硅(silicon)，但亦可使用其它的半导体材料例如锗(germanium)，任何合金材料例如锗硅合金(silicon-germanium)，或者是复合半导体材料例如镓砷化物(gallium arsenide)或铟磷化物(indium phosphide)。
如图3中所示，这些半导体平台310，借由埋入绝缘堆栈层(BuriedInsulator Stack)320与基材330隔离，其中基材330较佳的为一硅基材。本发明的埋入绝缘堆栈层320包含至少一层凹陷抵抗层340，其用来抵抗一般晶圆湿式清洗溶液。也就是说，上述的凹陷抵抗层340，在一般晶圆湿式清洗溶液，具有极慢的蚀刻率，因此整体蚀刻量是可以被忽略的。凹陷抵抗层340的厚度可由2埃至1000埃，较佳的为10埃至200埃。此凹陷抵抗层340形成于一第一介电层350之上。举例而言，第一介电层350可以是一介电材料所构成，例如是氧化硅，具有约100埃至5000埃的厚度。一般使用于湿式清洁的溶液为稀释的氢氟酸(hydrofluoric acid)。例如，稀释的氢氟酸由一份的浓度49％的氢氟酸与25份的水混和而成。此种混和比例为现有的25∶1 HF。其它使用于晶圆清洗的溶液为浓缩的硫酸(sulphuric acid)与过氧化氢(hydrogenperoxide)混合溶液，通常称之为Piranha溶液。构成埋入绝缘堆栈层320的凹陷抵抗层340，由在一般使用来进行湿式清洁的溶液中，例如上述的化学成分或溶液，具有非常慢或者是可被忽略的蚀刻速率的介电材料所构成。如图3中所示，此埋入绝缘堆栈层320的表面360未被半导体平台310所覆盖的区域，将暴露在一般的湿式清洗蚀刻液中。凹陷抵抗层340因此有效降低所需埋入绝缘堆栈层320的实际厚度。其同时预防了埋入绝缘堆栈层320暴露的部分，形成明显的凹陷的情形。在此实施例中，此凹陷抵抗层340由氮化硅Si3N4所构成。在25∶1 HF中，理想配比氮化硅Si3N4的蚀刻率约为每分钟1至6埃。而热氧化形成的氮化硅，在25∶1 HF中蚀刻率则高约10倍，每分钟约100埃。如图3中所示，利用氮化硅在埋入绝缘堆栈层320的表面，形成一凹陷抵抗层340，埋入绝缘堆栈层中的凹陷约可因此降低10倍。
本发明的另一较佳实施例中，此凹陷抵抗层并不需要位于最上层，以构成埋入绝缘堆栈层。参阅图4，埋入绝缘堆栈层410至少包含一最下层的第一介电层430。此第一介电层430较佳的为氧化硅，但是可以为任何其它介电材料，例如是氮氧化硅(silicon oxynitride)以及氧化铝(aluminum oxide)。较佳的第一介电层430的厚度约为100埃至5000埃。凹陷抵抗层420覆盖于第一介电层430的上方。在此实施例中，凹陷抵抗层420较佳的为氮化硅。其厚度较佳的为2至1000埃，更佳的为10至200埃。一第二介电层450覆盖于此凹陷抵抗层420的上方。第二介电层450接触半导体平台460，且其较佳的为氧化硅。第二介电层450提供一高品质的接口，介于埋入绝缘堆栈层410与这些半导体平台460。如熟知此项技术者所知悉，氧化硅与硅的接口相较于氮化硅与硅的接口，有着较低的接口态阶密度(interface state density)。第二介电层450具有好的接口性质与低的主体阻陷密度(bulk trap density)，以使主动组件具有好的电器特性。尤其重要的是在具有超薄的主体厚度的主动组件，在此种情况下，在主动层与埋入绝缘堆栈层的接口的邻近区域，移动载子于源极与漏极之间移动。例如，靠近埋入绝缘堆栈层上方的陷入电荷或电荷中心，将由于库仑散射(Coulombic scattering)，而降低在超薄主体晶体管(ultra-thin body transistor)的通道区域的载子移动性。具有低主体阻陷密度与低接口阻陷密度的高品质的第二介电层450的使用，可确保由于库仑散射所造成的移动性降低的问题，使其维持在一较小影响的情况。另外，由于第二介电层450在一般湿式清洁溶液中，不一定具有非常低的蚀刻率，同时可能被此清洁溶液所移除，因此第二介电层450的厚度最好保持在一非常薄的状态，以限制埋入绝缘堆栈层410的凹陷量。如果第二介电层450为氧化硅，在暴露部分的埋入绝缘堆栈层410的凹陷量，将相当于第二介电层450的厚度。本发明的第二介电层450的厚度约为10至200埃。
图5A-5B实例说明本发明的SOI基材结构的剖面示意图，其关键的特征在于一凹陷抵抗层。起始的SOI基材包含有一半导体主动层530覆盖于一埋入绝缘堆栈层520之上，其中埋入绝缘堆栈层520包含至少一凹陷抵抗层524。此凹陷抵抗层524可以是埋入绝缘堆栈层520的最上层，直接接触上述的半导体主动层530如图5A中所图标。或者凹陷抵抗层544可以由其它两个介电层如三明治般地夹起，如图5B中所示的第一介电层542与第二介电层546。上述的基材的结构最好使用晶圆结合加工制程来制造。
接下来，说明如何形成图5B中的基材的方法。参阅图6A-6F，为图5B中的基材的制造流程概要示意图。在此实施例中，第一介电层与第二介电层的材料为氧化硅，而凹陷抵抗层为氮化硅。图6A图标一目的晶圆(targetwafer)610或称之为操作晶圆(handle wafer)，其包含有一氮化硅凹陷抵抗层612覆盖于由氧化硅所构成的一第一介电层614。第一介电层614则形成于一硅基材616之上。目的晶圆610可先在硅基材616上进行加热氧化制程，再进行氮化硅的沉积。使用热氧化所形成的氧化硅层约具有100至5000埃的厚度。而氮化硅层则可使用气体种类如氨(ammonia)或硅甲烷(silane)，以进行化学气相沉积。氮化硅层可沉积至厚度约2至1000埃，较佳的为10至200埃。参阅图6B，为一施体晶圆620至少包含一薄的氧化硅层，第二介电层628，均形成于一硅基材622之上。氢离子或一惰性气体离子，其选自于氦(helium)、氩(argon)、氖(neon)、氪(krypton)以及氙(xenon)，穿过第二介电层628被植入施体晶圆620之中。第二介电层628较佳的为一氮化硅层。植入离子的最高值在深度630的位置，其距离硅基材622与第二介电层628的接口下方约Xd的深度。被植入的离子形成一植入层624与一硅薄膜627，如图6B中所示。在此实施例中，植入的离子为氢离子。此离子植入较佳的剂量约为1015原子/CM2。而植入的能量则决定于所需植入的深度，可由1keV至500keV。深度630将定义此绝缘层上有硅的厚度。此离子植入可采用各种不同的技术，包含电子束离子植入(beam line ion implantation)，等离子体浸入离子植入(plasma immersion ion implantation；PIII)，或者离子喷洒(ion shower)等技术。氢离子是最合适被使用的，因为其可以轻易地穿过基材到达一预定的深度，而不会实质上造成材料损害。
如图6C中所示，接下来的步骤结合此施体晶圆620之上表面至目的晶圆610之上表面，也就是说，第二介电层628或氧化硅层之上表面结合至凹陷抵抗层612或氮化硅层之上表面。此结合制程可以为一现有的Beta结合制程。用来结合施体晶圆620与目的晶圆610的Beta结合制程，为一种相当脆弱的结合制程。一般相信，其由静电力(electrostatic force)与凡得瓦尔力(vander Waals force)所构成。Beta结合程序产生一结合处632介于施体晶圆620与目的晶圆610之间。目的晶圆610扮演一机械支撑的角色，以支撑一薄膜堆栈层626，其包含硅薄膜627与第二介电层628，当薄膜堆栈层626由施体晶圆620上被分离之后。在进行Beta结合制程之前，用来结合的晶圆表面最好加以清洁，以除去任何残留于晶圆表面的液体或粒子。
此结合制程形成如图6D中所示的晶圆组合。此晶圆组合接着由植入层624的位置加以分离，使用熟知此项技术者所知悉的分离制程。例如此晶圆分离制程可以由一热处理步骤开始。当晶圆组合的温度到达一预定温度，约500摄氏度时，微小的汽泡形成在此植入层624之中，且压力增大。当此微小汽泡的压力超过一预定值后，施体晶圆620将沿着一分裂面被分离。此方法为一可控制分裂制程，一般称为SmartCutTM制程。此分裂制程，一般相信是由结晶的重新排列与微小汽泡的接合，以形成巨大的汽泡，其具有足够的动力来将薄膜堆栈层626由施体晶圆620上分离。被分离的晶圆634为一可再利用的一硅基材。另一被分离的晶圆636则为具有一氮化硅凹陷抵抗层的一合成(hybrid)SOI基材，如图6E中所示。在完成晶圆分离制程后，最后更进一步的再将薄膜堆栈层626与目的晶圆610之间的接口加强结合，以产生预期的具有凹陷抵抗层的SOI基材。一般而言，使用高温回火(anneal)制程，其回火温度一般高于700摄氏度。此结合步骤，将在薄膜堆栈层626与目的晶圆610之间，产生十分强的键结。当上述的晶圆经足够的温度与时间的回火制程后，一般相信，结合处632将由共价键所结合。在此回火制程中，一热氧化层638将在硅薄膜627上形成，如图6F中所示。此热氧化层638可利用稀释氢氟酸，以湿式蚀刻来去除。
本发明亦可利用晶圆结合与分离技术，以其它不同的结合施体晶圆与目的晶圆的结合方法，以形成如上述的图5B中的相同基材结构。图7A-7B概要地说明，另外两种有效的结合方式。如图7A中所示，此目的晶圆710包含一第二介电层718在一凹陷抵抗层716之上，其下方依序有第一介电层714与硅基材712。而施体晶圆720由上而下依序具有一硅薄膜726，一植入层724与一硅基材722。将目的晶圆710与施体晶圆720的表面结合，需要将硅薄膜726与第二介电层718相结合。参阅图7B，目的晶圆730依序包含一凹陷抵抗层736，一第一介电层734，与一硅基材732。而施体晶圆740则依序包含有一凹陷抵抗层750在其最上层表面，一第二介电层748，一硅薄膜746，一植入层744与一硅基材742。将目的晶圆730与施体晶圆740之上表面相结合，其需要将施体晶圆740的凹陷抵抗层750结合于目的晶圆730的凹陷抵抗层736。
如图5A中所述的，本发明的基材可经由相似于前述的晶圆结合与分离的方法进行制造。在图5A所述的基材凹陷抵抗层位于埋入绝缘层的最上层。举例而言，当生产这样的基材时，施体晶包含一硅薄膜位于一硅基材上方的一植入区之上。而目的晶圆则包含有一氮化硅凹陷抵抗层位于一氧化硅第一介电层之上方，而第一介电层覆盖于一硅基材之上。
上述的说明，有关于制造使用具有植入层的施体晶圆以形成具有凹陷抵抗层的绝缘层上有半导体基材的方法。在上述的实施例中，晶圆分离由一热处理制程启始。根据本发明其它方法的实施例，施体晶圆亦可利用其它的机构，以启始分离制程，将晶圆加以分离。例如，此晶圆分离制程可以为一原子层劈开制程，或者是纳米裂缝(NanoCleaveTM)的制程，如Michael I.Current等人在发行于2001年10月的2001年IEEE国际SOI研讨会的会议公告第11页的″Atomic layer cleaving with SiGe strain layers for fabrication of Siand Ge-rich SOI device layers″论文中所发表。此纳米裂缝转换制程，使用一应变层劈开平面，以产生分离。
图8A-8E为一种制造具有凹陷抵抗埋入绝缘层的绝缘层上有应变硅(strained-silicon-on-insulator；SSOI)基材的方法。在此实施例中，如图8A中的一目的晶圆810，具有一氮化硅凹陷抵抗层816，覆盖于一第一介电层814，其中第一介电层814可由氧化硅所构成。第一介电层814形成于一硅基材812的上方。图8B为一施体晶圆820。此施体晶圆820包含有一应变硅层826覆盖于一松弛硅锗层(relaxed silicon-germanium layer)824之上。位于松弛硅锗层824下方的基材822，为一硅基材或者一硅锗基材。如果使用硅锗基材时，在松弛硅锗层824与基材822中的锗含量可以为相同或不相同，其均不脱离本发明的构思与范围。应变硅层826的厚度较佳的小于500埃，而应变可在0.01％至4％之间呈张应变的变化。而在松弛硅锗层824中的锗原子浓度则可在0％至100％中变化，本发明无需特别限定松弛硅锗层824中的锗原子浓度。介于应变硅层826与松弛硅锗层824之间的接口828，存在大的应变梯度的变化。上述的应变硅层826与松弛硅锗层824可使用化学气相沉积进行磊晶成长。接下来，施体晶圆820的上表面与目的晶圆810的上表面被结合在一起。图8C实例说明此晶圆结合的步骤，以形成图8D中所示的晶圆组合。使用一类似于纳米裂缝的分离制程，刻痕或裂缝将可在应变硅层826与松弛硅锗层824之间的接口828位置上或附近形成。此劈开面将由应变硅层826与松弛硅锗层824之间的接口828的附近启始。在完成晶圆分离制程之后，最后更进一步进行应变硅层826与目的晶圆810的有效结合，以产生所需的具凹陷抵抗能力的SOI基材。其通常使用一高温回火的制程，而回火的温度一般高于700摄氏度。然后，如图8E中所示的绝缘结构上有应变硅层的基材840，因此形成。而其它具有松弛硅锗层的晶圆830，则可以继续再回收与再利用。
上述的具有凹陷抵抗层的绝缘层上有应变硅基材，亦可使用其它的施体晶圆与目的晶圆的组合，以上述的晶圆结合与晶圆分割的方法制作。例如，施体晶圆可以具有一氧化硅层覆盖于应变硅层之上，或一氮化硅层形成于覆盖于应变硅层上的一氧化硅堆栈层之上，以及目的晶圆的凹陷抵抗层的上方具有一氧化硅层，均可使用于本发明的制造方法，其并不脱离本发明的构思与范围。
上述的说明有关于本发明如何形成具有凹陷抵抗层的基材结构的方法。本发明并不仅仅揭露如何形成这样的结构，同时也说明如何在上述的基材上形成组件。接下来将说明如何形成具有平台隔离与凹陷抵抗层的绝缘层上有半导体芯片的方法。参阅图9A-9D，为在具有平台隔离凹陷抵抗层的绝缘层上有半导体芯片的剖面示意图。如图9A中所示，首先提供如前所述的一基材910。再参阅图9B，一光罩层920用来在主动层912上定义主动区域。此光罩层920可使用任何熟知的光罩材料来构成，例如氧化硅，氮化硅，或氮氧化硅。此光罩层920亦可由一氮化硅层覆盖于一氧化硅层所构成的一堆栈结构所构成。接下来，主动层912可使用任何蚀刻技术进行主动层912的蚀刻。当主动层912具有硅成分时，可使用含氟化物的等离子体进行蚀刻。如图9C中所示，在移除光罩层920后，形成半导体平台930。部分埋入绝缘层950并未被半导体平台930所遮蔽，因此形成暴露区域。在接下来的制程中，此晶圆将可能会承受湿式清洁，例如是在晶圆进入一栅极介电层沉积或成长反应室之前。当埋入绝缘层不具有凹陷抵抗层时，湿式清洁溶液将可能造成埋入绝缘层的蚀刻，而形成凹陷的埋入绝缘层。如图9C中所示，凹陷抵抗层914具有非常低的蚀刻速率，在一般的湿式清洁溶液中，例如是稀释的氢氟酸，因此在裸露的埋入绝缘层950形成最小的凹陷量。然后进行主动组件的制作。
以下将说明如何形成一典型的主动组件940。栅极介电层946可由加热氧化，化学气相沉积，或溅镀的方式所形成。栅极介电层946由如小于100埃的二氧化硅(silicon dioxide)或氮氧化硅(silicon oxynitride)所构成，较佳的介于3至10埃。此栅极介电层946更可使用具有高的介电常数(high-k)的材料，例如是氧化镧(lanthanum oxide；La2O3)，氧化铝(aluminum oxide；Al2O3)，氧化铪(hafnium oxide；HfO2)，氮氧化铪(hafnium oxynitride；HfON)，或氧化锆(zirconium oxide；ZrO2)，其具有等效氧化厚度(equivalentoxide thickness)3至100埃。然后沉积栅极948的材料。栅极948的材料可以为多晶硅(polycrystalline-silicon；poly-Si)，多晶硅锗(poly-crystalline silicon-germanium；poly-SiGe)，耐火金属(refractory metal)例如是钼(molybdenum)与钨(tungsten)，复合材料例如是氮化钛(titanium nitride)，或其它导电材料。一栅极光罩用来定义栅极948，覆盖于其下的栅极材料经蚀刻后形成栅极948。栅极948的蚀刻终止于栅极介电层946，且栅极948经由栅极介电层946电性独立于此晶体管结构。在此实施例中，栅极材料为多晶硅，而栅极介电层946的材料为氮氧化硅。其使用具有氯或溴化学成分的等离子体蚀刻以进行栅极蚀刻。在栅极定义完成后，栅极光罩将被移除。然后形成源极952与漏极942，其可使用离子植入(ion implantation)，等离子体浸入离子植入(plasmaimmersion ion implantation；PIII)，或者其它任何熟知此项技术者所知悉的技术。接下来使用沉积与选择性蚀刻间隙壁材料，以形成间隙壁(spacer)954于栅极948的侧边。而间隙壁材料可使用一介电材料，如氮化硅或二氧化硅。在此实施例中，间隙壁954使用氮化硅所构成。在间隙壁954形成之后，源极952与漏极942区域使用离子植入，PIII，气体或固体源扩散，或任何其它熟知的技术来进行掺杂。任何植入损害或非晶化，均可在随后进行的升温制程中，进行回火处理。源极，漏极与栅极的电阻可透过披覆(strapping)导电金属来降低。这些导电金属可为金属硅化物(metallic silicide)，例如是钛金属硅化物(titanium silicide)，钴金属硅化物(cobalt silicide)，或镍金属硅化物(nickelsilicide)。在此实施例中，金属硅化物为镍金属硅化物，其可以使用自我对准金属硅化物(self-aligned silicide；salicide)制程来生产。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明的权利要求的保护范围。
权利要求
1.一种具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构，其特征在于，至少包含一基材；一埋入绝缘堆栈层，覆盖于该基材之上，其中该埋入绝缘堆栈层还包含至少一凹陷抵抗层与一第一介电层，且该凹陷抵抗层覆盖于该第一介电层之上；以及一半导体层，覆盖于该埋入绝缘堆栈层之上。
2.如权利要求1所述的结构，其特征在于，上述的半导体层由硅所构成。
3.如权利要求1所述的结构，其特征在于，上述的半导体层由应变硅所构成。
4.如权利要求3所述的结构，其特征在于，上述的应变硅承受张应变。
5.如权利要求4所述的结构，其特征在于，上述的张应变约介于0.01％至4％之间。
6.如权利要求1所述的结构，其特征在于，上述的半导体层由硅与锗所构成。
7.如权利要求1所述的结构，其特征在于，上述的凹陷抵抗层包含一介电层，在湿式清洁溶液中，具有小于10埃/每分钟的蚀刻速率。
8.如权利要求1所述的结构，其特征在于，上述的凹陷抵抗层包含一氮化硅凹陷抵抗层。
9.如权利要求1所述的结构，其特征在于，上述的凹陷抵抗层的厚度约介于10埃至200埃之间。
10.如权利要求1所述的结构，其特征在于，上述的凹陷抵抗层直接耦合于该半导体层。
11.如权利要求1所述的结构，其特征在于，上述的埋入绝缘堆栈层还包含一第二介电层覆盖于该凹陷抵抗层，且该第二介电层直接耦合于该半导体层。
12.如权利要求11所述的结构，其特征在于，上述的第二介电层由氧化硅所构成。
13.如权利要求11所述的结构，其特征在于，上述的第二介电层约介于10至200埃。
14.如权利要求1所述的结构，其特征在于，上述的第一介电层由氧化硅所构成。
15.如权利要求1所述的结构，其特征在于，上述的第一介电层约介于100至5000埃。
16.如权利要求1所述的结构，其特征在于，上述的基材为一硅基材。
17.一种形成具有凹陷抵抗能力的绝缘层上有半导体基材的方法，其特征在于，至少包含下列步骤提供一施体晶圆，该施体晶圆还包含一半导体薄膜与一植入层，其中该半导体薄膜覆盖于该植入层，且该施体晶圆具有一第一上表面；提供一目的晶圆，该目的晶圆还包含一凹陷抵抗层、一第一介电层与一基材，其中该凹陷抵抗层覆盖于该第一介电层之上，而该第一介电层覆盖于该基材之上，且该目的晶圆具有一第二上表面；结合该施体晶圆的该第一上表面与该目的晶圆的该第二上表面，以形成一晶圆组合；分离该施体晶圆上的该半导体薄膜，使该半导体薄膜附着于该目的晶圆上，以形成一合成晶圆；以及强化介于该半导体薄膜与该目的晶圆之间的键结。
18.如权利要求17所述的方法，其特征在于，上述的半导体薄膜由硅所构成。
19.如权利要求17所述的方法，其特征在于，上述的半导体薄膜由应变硅所构成。
20.如权利要求19所述的方法，其特征在于，上述的应变硅承受张应变。
21.如权利要求20所述的方法，其特征在于，上述的张应变约介于0.01％至4％之间。
22.如权利要求17所述的方法，其特征在于，上述的半导体薄膜由硅与锗所构成。
23.如权利要求17所述的方法，其特征在于，上述的施体晶圆还包含一第二介电层，该第二介电层形成该施体晶圆的最上层。
24.如权利要求23所述的方法，其特征在于，上述的施体晶圆还包含一施体晶圆凹陷抵抗层覆盖于该第二介电层，该施体晶圆凹陷抵抗层形成该施体晶圆的最上层。
25.如权利要求17所述的方法，其特征在于，上述的凹陷抵抗层包含一介电层，在湿式清洁溶液中，具有小于10埃/每分钟的蚀刻速率。
26.如权利要求17所述的方法，其特征在于，上述的凹陷抵抗层包含一氮化硅凹陷抵抗层。
27.如权利要求17所述的方法，其特征在于，上述的凹陷抵抗层的厚度约介于10埃至200埃之间。
28.如权利要求17所述的方法，其特征在于，上述的凹陷抵抗层位于该目的晶圆的最上层。
29.如权利要求17所述的方法，其特征在于，上述的目的晶圆还包含一第三介电层覆盖于该凹陷抵抗层之上，该第三介电层形成该目的晶圆的最上层。
30.如权利要求29所述的方法，其特征在于，上述的第三介电层由氧化硅所构成。
31.如权利要求29所述的方法，其特征在于，上述的第三介电层约介于10至200埃。
32.如权利要求17所述的方法，其特征在于，上述的第一介电层由氧化硅所构成。
33.如权利要求17所述的方法，其特征在于，上述的第一介电层约介于100至5000埃。
34.如权利要求17所述的方法，其特征在于，上述的基材为一硅基材。
35.如权利要求17所述的方法，其特征在于，上述的结合步骤使用一Beta结合制程。
36.如权利要求17所述的方法，其特征在于，上述的分离步骤使用一劈开制程或一SmartCutTM制程。
37.如权利要求17所述的方法，其特征在于，上述的强化介于该半导体薄膜与该目的晶圆之间的键结的步骤，将该合成晶圆进行一回火制程。
38.一种形成具有凹陷抵抗能力的绝缘层上有半导体基材的方法，其特征在于，至少包含下列步骤提供一施体晶圆，该施体晶圆还包含一第一半导体薄膜与一第二半导体材料层，其中该第一半导体薄膜覆盖于该第二半导体材料层之上，且该施体晶圆具有一第一上表面与介于该第一半导体薄膜与该第二半导体材料层之间的一接口；提供一目的晶圆，该目的晶圆还包含一凹陷抵抗层、一第一介电层与一基材，其中该凹陷抵抗层覆盖于该第一介电层之上，而该第一介电层覆盖于该基材之上，且该目的晶圆具有一第二上表面；结合该施体晶圆的该第一上表面与该目的晶圆的该第二上表面，以形成一晶圆组合；分离该施体晶圆上的该第一半导体薄膜，使该第一半导体薄膜附着于该目的晶圆上，以形成一合成晶圆；以及强化介于该第一半导体薄膜与该目的晶圆之间的键结。
39.如权利要求38所述的方法，其特征在于，上述的第一半导体薄膜由硅所构成。
40.如权利要求38所述的方法，其特征在于，上述的第一半导体薄膜由应变硅所构成。
41.如权利要求40所述的方法，其特征在于，上述的应变硅承受张应变。
42.如权利要求41所述的方法，其特征在于，上述的张应变约介于0.01％至4％之间。
43.如权利要求38所述的方法，其特征在于，上述的第一半导体薄膜由硅与锗所构成。
44.如权利要求38所述的方法，其特征在于，上述的第二半导体材料层由硅与锗所构成。
45.如权利要求38所述的方法，其特征在于，上述的施体晶圆还包含一第二介电层，该第二介电层形成该施体晶圆的最上层。
46.如权利要求38所述的方法，其特征在于，上述的施体晶圆还包含一施体晶圆凹陷抵抗层覆盖于该第二介电层，该施体晶圆凹陷抵抗层形成该施体晶圆的最上层。
47.如权利要求38所述的方法，其特征在于，上述的凹陷抵抗层包含一介电层，在湿式清洁溶液中，具有小于10埃/每分钟的蚀刻速率。
48.如权利要求38所述的方法，其特征在于，上述的凹陷抵抗层包含一氮化硅凹陷抵抗层。
49.如权利要求38所述的方法，其特征在于，上述的凹陷抵抗层的厚度约介于10埃至200埃之间。
50.如权利要求38所述的方法，其特征在于，上述的凹陷抵抗层位于该目的晶圆的最上层。
51.如权利要求38所述的方法，其特征在于，上述的目的晶圆还包含一第三介电层覆盖于该凹陷抵抗层之上，该第三介电层形成该目的晶圆的最上层。
52.如权利要求51所述的方法，其特征在于，上述的第三介电层由氧化硅所构成。
53.如权利要求51所述的方法，其特征在于，上述的第三介电层约介于10至200埃。
54.如权利要求38所述的方法，其特征在于，上述的第一介电层由氧化硅所构成。
55.如权利要求38所述的方法，其特征在于，上述的第一介电层约介于100至5000埃。
56.如权利要求38所述的方法，其特征在于，上述的基材为一硅基材。
57.如权利要求38所述的方法，其特征在于，上述的结合步骤使用一Beta结合制程。
58.如权利要求38所述的方法，其特征在于，上述的分离步骤使用一劈开制程或一纳米裂缝(NanoCleaveTM)制程。
59.如权利要求38所述的方法，其特征在于，上述的强化介于该第一半导体薄膜与该目的晶圆之间的键结的步骤，将该合成晶圆进行一回火制程。
60.一种绝缘层上有半导体的芯片，其特征在于，该芯片至少包含一基材；一埋入绝缘堆栈层，覆盖于该基材之上，其中该埋入绝缘堆栈层还包含至少一凹陷抵抗层与一第一介电层，且该凹陷抵抗层覆盖于该第一介电层之上；数个半导体平台，覆盖于部分该埋入绝缘堆栈层之上；以及数个主动组件形成于该些半导体平台之上。
61.如权利要求60所述的芯片，其特征在于，上述的半导体平台由硅所构成。
62.如权利要求60所述的芯片，其特征在于，上述的半导体平台由应变硅所构成。
63.如权利要求60所述的芯片，其特征在于，上述的半导体平台由硅与锗所构成。
64.如权利要求60所述的芯片，其特征在于，上述的凹陷抵抗层包含一介电层，在湿式清洁溶液中，具有小于10埃/每分钟的蚀刻速率。
65.如权利要求60所述的芯片，其特征在于，上述的凹陷抵抗层包含一氮化硅凹陷抵抗层。
66.如权利要求60所述的芯片，其特征在于，上述的凹陷抵抗层的厚度约介于10埃至200埃之间。
67.如权利要求60所述的芯片，其特征在于，上述的凹陷抵抗层直接耦合于所述半导体平台。
68.如权利要求60所述的芯片，其特征在于，上述的埋入绝缘堆栈层还包含一第二介电层覆盖于该凹陷抵抗层，且该第二介电层直接耦合于该些半导体平台。
69.如权利要求68所述的芯片，其特征在于，上述的第二介电层由氧化硅所构成。
70.如权利要求68所述的芯片，其特征在于，上述的第二介电层约介于10至200埃。
71.如权利要求60所述的芯片，其特征在于，上述的第一介电层由氧化硅所构成。
72.如权利要求60所述的芯片，其特征在于，上述的第一介电层约介于100至5000埃。
73.如权利要求60所述的芯片，其特征在于，上述的基材为一硅基材。
74.一种绝缘层上有半导体芯片的制造方法，其特征在于，至少包含下列步骤提供一基材，该基材包含一半导体层与一埋入绝缘层，其中该半导体层覆盖于该埋入绝缘层，且该埋入绝缘层包含一凹陷抵抗层与一第一介电层，其中该凹陷抵抗层覆盖于该第一介电层之上；图案化该半导体层，以形成数个半导体平台；以及形成主动组件于所述半导体平台上。
75.如权利要求74所述的制造方法，其特征在于，上述的半导体层由硅所构成。
76.如权利要求74所述的制造方法，其特征在于，上述的半导体层由应变硅所构成。
77.如权利要求74所述的制造方法，其特征在于，上述的半导体层由硅与锗所构成。
78.如权利要求74所述的制造方法，其特征在于，上述的凹陷抵抗层包含一介电层，在湿式清洁溶液中，具有小于10埃/每分钟的蚀刻速率。
79.如权利要求74所述的制造方法，其特征在于，上述的凹陷抵抗层包含一氮化硅凹陷抵抗层。
80.如权利要求74所述的制造方法，其特征在于，上述的凹陷抵抗层的厚度约介于10埃至200埃之间。
81.如权利要求74所述的制造方法，其特征在于，上述的凹陷抵抗层直接耦合于所述半导体平台。
82.如权利要求74所述的制造方法，其特征在于，上述的埋入绝缘堆栈层还包含一第二介电层覆盖于该凹陷抵抗层，且该第二介电层直接耦合于所述半导体平台。
83.如权利要求82所述的制造方法，其特征在于，上述的第二介电层由氧化硅所构成。
84.如权利要求82所述的制造方法，其特征在于，上述的第二介电层约介于10至200埃。
85.如权利要求74所述的制造方法，其特征在于，上述的第一介电层由氧化硅所构成。
86.如权利要求74所述的制造方法，其特征在于，上述的第一介电层约介于100至5000埃。
87.如权利要求74所述的制造方法，其特征在于，上述的基材为一硅基材。
全文摘要
一种具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构包含，一基材，一埋入绝缘堆栈层覆盖于基材之上，与一半导体层覆盖于埋入绝缘堆栈层之上。此基材包含一硅基材。而埋入绝缘堆栈层包含至少一凹陷抵抗层覆盖于一第一介电层。半导体层由硅、应变硅或硅锗材料所构成。埋入绝缘堆栈层更可包含由氧化硅所构成的一第二介电层覆盖于凹陷抵抗层。而第一介电层由氧化硅所构成。此结构的制造方法利用晶圆结合与分离的制程，以形成具有凹陷抵抗层在绝缘层上有半导体的基材上。
文档编号H01L21/762GK1531066SQ20041000387
公开日2004年9月22日 申请日期2004年2月10日 优先权日2003年3月10日
发明者杨育佳, 胡正明 申请人:台湾积体电路制造股份有限公司