半导体结构及金属氧化物半导体元件的制作方法

专利名称：半导体结构及金属氧化物半导体元件的制作方法
技术领域：
本发明有关于一种集成电路，且特别有关于一种具有应变条(stressor)的 半导体结构及金属氧化物半导体(MOS)元件和制造方法。
背景技术：
过去数十年来，持续地縮小半导体元件(例如金属氧化物半导体元件)的 尺寸和基本特征，以改进集成电路的速度、效能、密度和单位成本。在晶体 管和其基本特性的设计上，调整MOS元件的源极和漏极间的栅极下的沟道 区长度会改变其阻抗。特别是縮短晶体管沟道区的长度会减小源极至漏极的 阻抗，在其它参数相对固定的条件下，当施加足够的电压至晶体管的栅极时， 可增加源极和漏极间的电流。为进一步改进MOS元件的效能，可于MOS元件的沟道区施加应力，以 改进载流子的迁移率(mobility)。 NMOS元件的沟道区一般施加源极至漏极方 向的张应力，PMOS元件的沟道区一般施加源极至漏极方向的压应力。施加压应力于PMOS元件的沟道区常用的方法为于源极和漏极区成长 应变条，此方法一般包括下列步骤于半导体基底上形成一栅极叠层，形成 间隙壁于栅极叠层的侧壁，于硅基底沿着间隙壁形成凹槽，于凹槽中外延生 长SiGe应变条，之后进行一退火制造工艺。由于SiGe的晶格常数大于硅， 其会于源极SiGe应变条和漏极SiGe应变条间的沟道区施加压应力。相类似 的，例如SiC的应变条可于NMOS元件施加张应力。然而，公知形成应变条的技术具有以下缺点，举例来说，硼一般是用作 源极/漏极区和轻掺杂源极/漏极区的P型掺杂物，为减少阻值，SiGe应变条 较佳有高硼浓度，然而，额外的硼会减少晶格常数，因此硼的浓度越高，SiGe 应变条所产生的应变会减少越多。此外，高硼浓度会导致更多的硼侧向扩散 入沟道区，对短沟道特性产生不利的影响。图1揭示解决上述问题的方法，包括SiGe应变条4的PMOS元件形成
于基底2中，其中每个应变条4包括一第一层A和一第二层42。第二SiGe 层42掺杂P型掺杂物，而第一SiGe层4,并未掺杂，因此，第一SiGe层4！ 用作吸收层(其也可称为扩散阻障层)，吸收从第二 SiGe层42扩散出的P型 掺杂物，据此，可改进短沟道特性。然而，形成图l所示的PMOS元件存在以下技术困难第一SiGe层4i 的形成具有非保角的倾向，因此，将SiGe形成于包括SiGe应变条4的凹槽 侧壁是很困难的，且SiGe层4i侧壁部分的厚度倾向为薄的厚度。若SiGe层 4r没有足够的厚度，其作为防止扩散阻障层扩散至沟道区的效果较差。

发明内容
根据上述问题，本发明提供一改进的半导体结构及金属氧化物半导体元 件和制造方法。本发明提供一种半导体结构，包括一第一复合层、第二复合层和第三复 合层。 一第一复合层包括一元素和一第一掺杂物，其中第一掺杂物具有第一 掺杂物浓度； 一第二复合层包括该元素和一第二掺杂物，其中第二掺杂物的 导电型态和第一掺杂物的导电型态相同，第二掺杂物具有第二掺杂物浓度， 且第二复合层位于第一复合层上； 一第三复合层包括该元素和一第三掺杂 物，其中第三掺杂物的导电型态和第一掺杂物的导电型态相同，第三掺杂物 具有第三掺杂物浓度，第三复合层位于第二复合层上，且第二掺杂物浓度大 体上低于第一掺杂物浓度和第三掺杂物浓度。上述的半导体结构，其中优选地，该第三掺杂浓度大体上大于该第一掺 杂浓度。上述的半导体结构，其中优选地，位于该第一复合层和该第二复合层的 一界面区，及位于该第二复合层和该第三复合层的一另一界面区中，掺杂浓 度渐进地改变。上述的半导体结构，其中优选地，该第一复合层的该元素相对于硅的原 子百分比为第一原子百分比，该第二复合层的该元素相对于硅的原子百分比 为第二原子百分比，该第三复合层的该元素相对于硅的原子百分比为第三原 子百分比，其中该第二原子百分比大体上大于该第一和第三原子百分比。上述的半导体结构，其中优选地，该第一复合层、该第二复合层和该第
三复合层均包括硅，且该元素包括锗或碳。上述的半导体结构，其中优选地，该第一复合层、该第二复合层和该第 三复合层形成一金属氧化物半导体元件的应变条。上述的半导体结构，其中优选地，还包括一硅化物层，位于该第三复合 层上。本发明提供一金属氧化物半导体元件，包括一半导体基底， 一栅极叠层 位于一半导体基底上， 一应变条具有至少一部分位于半导体基底中，且邻接 栅极叠层，其中应变条包括一第一应变条区、 一第二应变条区及一第三应变 条区，其中第一应变条区具有一第一掺杂浓度， 一第二应变条区位于第一应 变条区上，且具有一第二掺杂浓度， 一第三应变条区位于第二应变条区上， 且具有一第三掺杂浓度，且第二掺杂浓度大体上小于第一和第三掺杂浓度。上述的金属氧化物半导体元件，其中优选地，还包括一轻掺杂源极/漏极 区，邻接该栅极叠层，其中该第二应变条区的顶部表面高于该轻掺杂源极/ 漏极区的顶部表面，且该第二应变条区的底部表面低于该轻掺杂源极/漏极区 的底部表面。上述的金属氧化物半导体元件，其中优选地，还包括一轻掺杂源极/漏极 区，邻接该栅极叠层，其中该第二应变条区的顶部表面和底部表面的至少一 表面分别和该轻掺杂源极/漏极区的顶部表面和底部表面共面。上述的金属氧化物半导体元件，其中优选地，该应变条的组成材料择自下列族群SiGe和SiC。上述的金属氧化物半导体元件，其中优选地，该第一应变条区和该半导 体基底的晶格常数存在有第一区隔，该第二应变条区和该半导体基底的晶格 常数存在有第二区隔，该第三应变条区和该半导体基底的晶格常数存在有第 三区隔，其中该第二区隔大体上大于该第一和第三区隔。本发明提供一金属氧化物半导体元件，包括一半导体基底、 一位于半导 体基底上的栅极叠层、 一轻掺杂源极/漏极(LDD)区和一 SiGe应变条，其中 SiGe应变条具有至少一部分位于半导体基底中，且邻接栅极叠层，SiGe应 变条包括一第一SiGe区、 一第二SiGe区和一第三SiGe区，其中第一 SiGe 区掺杂有P型掺杂物，且具有第一掺杂浓度；第二 SiGe区位于第一 SiGe区 上，掺杂有P型掺杂物，且具有第二掺杂浓度；第三SiGe区位于第二 SiGe
区上，掺杂有P型掺杂物，且具有第三掺杂浓度；第二掺杂浓度大体上小于 第一和第三惨杂浓度。上述的金属氧化物半导体元件，其中优选地，该第二 SiGe区的顶部表 面高于该轻掺杂源极/漏极区的顶部表面，且该第二 SiGe区的底部表面低于 该轻掺杂源极/漏极区的底部表面。上述的金属氧化物半导体元件，其中优选地，该第二 SiGe区中的锗原 子百分比大于该第一和第三SiGe区中的锗原子百分比。本发明的半导体结构及金属氧化物半导体元件具有以下优点首先，由于SiGe区和沟道区位于同一水平，可于沟道区提供较大的应力。其次，当SiGe区有较小的锗原子百分比具有较容易于包括较少锗的SiGe 区形成硅化物的优点。此外，SiGe区具有低掺杂百分比有以下两个优点第一，SiGe区对于 侧向扩散的P型掺杂物，可作为一吸收区或一扩散阻障区。当存在低掺杂浓 度的SiGe区，扩散入沟道区的P型掺杂物浓度会减少，因此，可改进短沟 道特性。第二， 一般常用的P型掺杂物(例如硼)具有减少SiGe区晶格常数的 效果，因此，低掺杂浓度的SiGe区可减少施加沟道区应力的不利的影响， 而可维持高沟道应力(这是由于硼会不利地减少压沟道应力)。SiGe区的P型 掺杂物浓度较佳低于SiGe区的P型掺杂物浓度。当SiGe区底部(接近接面区) 具有低P型掺杂物浓度，因为接面的耗尽层的电场较低，可减少漏电流。此外，SiGe区的锗浓度相对较低具有以下优点SiGe区的晶格常数会 较接近基底的晶格常数，因此，可减少界面间的应力。此外，同环境掺杂和注入掺杂均具有优点大部分的同环境掺杂的掺杂 物(例如超过80%)即使不进行额外的退火步骤，在沉积时即已活化，因此， 有助于降低片电阻。


图1揭示一传统的PMOS元件，具有位于一 SiGe应变条或PMOS元件 的沟道区间的一垂直凹陷层(或是一顺应性的扩散阻障层)。 .图2~图6揭示本发明较佳实施例制造方法的中间制造工艺剖面图，其中
SiGe应变条包括三个具有不同组成的区域。图7A、图7B和图7C概要地显示SiGe区的同环境掺杂的P型掺杂物的 剖面图。图8A、图8B和图8C概要地揭示SiGe区中锗的分布。 图9揭示形成锗硅化区。 其中，附图标记说明如下 2 基底；4广第一 SiGe层； 12 栅极叠层； 24 浅沟槽(STI)区； 28 栅电极层；34 栅极间隙壁；40 SiGe区； 43 LDD区底部表面； 46 SiGe区42顶部表面； 48 SiGe区； 50~锗硅化区/硅化区。
具体实施方式
以下详细讨论本发明较佳实施例的制造和使用，然而，根据本发明的概 念，其可包括或运用于更广泛的技术范围，须注意的是，实施例仅用以揭示 本发明制造和使用的特定方法，并不用以限定本发明。本发明提供减少掺杂物侧向扩散的新颖方法，图2 图6揭示本发明有关 此方法的较佳实施例的中间制造工艺。在本发明的各附图和实施例中，相类 似的单元使用相同的标号。图2揭示一基底20，其较佳包括主体硅(bulk silicon),另外，基底20还 可包括三族、四族或六族元素。基底20还可为复合结构，例如绝缘层上有 硅(SOI)结构。基底20中形成有浅沟槽(STI)区24，以隔绝各元件区。如本领 域技术人员所熟知的，形成浅沟槽(STI)区24可采用以下步骤首先，蚀刻 基底20形成凹槽，之后，在凹槽中填入高密度等离子体氧化物的介电材料。4~ SiGe应变条；4广第二SiGe层；20~基底；26 栅极电介质层； 30 源极/漏极区(LDD); 36~凹槽； 42 SiGe区；44 SiGe区40顶部表面; 47 LDD区顶部表面； 49 薄介电层；形成一包括栅极电介质26和栅电极28的栅极叠层12于基底20上。栅 极电介质26可由常用的介电材料形成，例如氧化物、氮化物、氮氧化物或 上述的组合。栅电极28可包括掺杂多晶硅、金属、金属硅化物、金属氮化 物和上述的组合。如本领域技术人员所熟知的，形成栅极电介质26和栅电 极28较佳包括以下步骤首先，沉积一栅电极层于栅极电介质层上，接着， 图形化栅极电介质层和栅电极层。接下来，可进行如图2箭头符号所示的预先非晶态注入(pre-amorphized implantation, PAI)，以减少掺杂沟道效应(dopant channeling effect)和活化掺 杂物。在本发明的较佳实施例中，上述的掺杂制造工艺掺杂锗或碳。在另一 实施例中，上述的掺杂制造工艺可掺杂例如氖、氩、氪、氙和氡的惰性气体。 预先非晶态注入制造工艺可避免掺杂物从沟道于晶格间穿过间隙壁，到达较 所需更深的深度。在进行预先非晶态注入制造工艺步骤后，至少多晶硅栅电 极28和暴露的部分基底20会变化成非晶态。接着，如图3所示，形成轻掺杂源极/漏极区(LDD)30，其中形成轻掺杂 源极/漏极区较佳是注入P型掺杂物。在形成轻掺杂源极/漏极区时，栅极叠 层12用作一掩模，如此，轻掺杂源极/漏极区30会大体上对准于栅极叠层 12的边缘。此外，还可以形成环型(halo)和/或口袋(pocket)注入区，其中形成 环型和/或口袋注入区较佳是注入N型掺杂物。图4揭示形成栅极间隙壁34。如本领域技术人员所熟知的，为形成栅极 间隙壁34，需先形成一栅极间隙壁层(未绘示)，在本发明的一实施例中，栅 极间隙壁层包括一氧化衬层和位于氧化衬层上的氮化层。在另一实施例中， 栅极间隙壁层为一单一层或是包括至少两层，其中各层可为氧化硅、氮化硅、 氮氧化硅或其它材料所组成。可使用一般常用的技术形成栅极间隙壁层，例 如等离子体化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、次大 气压化学气相沉积法(SACVD)或类似的技术。接下来，图形化栅极间隙壁层，形成栅极间隙壁34，其中可采用干蚀刻 或湿蚀刻制造工艺进行图形化，移除栅极间隙壁层的水平部分，剩下的部分 形成栅极间隙壁34。所形成的栅极间隙壁34较佳为具有薄厚度的间隙壁， 其厚度约介于150埃~200埃之间。请参照图5，沿着栅极间隙壁34的边缘形成凹槽36，其中形成凹槽的
较佳方法采用等向性或非等向性蚀刻。在90nm的技术中，凹槽36较佳的深 度约为500埃 1000埃，凹槽更佳的深度约为700埃 900埃。本领域技术人 员可以了解，说明书中提供的尺寸仅为范例，较佳尺寸会随着集成电路尺寸 的微縮而改变。图6揭示形成外延区，其通常称为SiGe应变条。SiGe应变条较佳为包 括堆叠层40、42和48的三明治结构。首先，较佳采用选择性外延生长(selective epitaxial growth ， SEG)技术于凹槽36中形成SiGe区40。 SiGe区40的晶格 间距较佳大于基底20的晶格间距。在一示范的实施例中，SiGe区40是于一 沉积室中，采用化学气相沉积法(CVD)形成，其中反应的前驱物包括含硅气 体(例如硅烷或二氯硅烷)和含锗气体(例如GeH4)。另外，于沉积的制造工艺 中需调整含硅气体和含锗气体的分压，以调整锗相对于硅的原子比。SiGe区 40的顶部表面44较佳低于LDD区30的底部表面43。在外延生长SiGe区 40时，可掺杂例如硼的P型掺杂物(可采用同环境in-situ惨杂)。P型掺杂物 的原子百分比可约介于0.1原子百分比至0.2原子百分比之间，其等同于掺 杂浓度约介于5xl019/Cm3 lxl02Q/Cm3，其中原子百分比是掺杂原子的数量比 对于掺杂原子、硅原子和锗原子的总数量。之后，改变外延制造工艺的制造工艺条件，于SiGe区40上形成SiGe 区42。SiGe区42的锗的原子百分比较佳大于SiGe区40的锗的原子百分比。 在一示范的实施例中，SiGe区42的锗的原子百分比约为25原子百分比至 35原子百分比。SiGe区42较佳和SiGe区40于同一环境中形成(同环境in-situ 形成)。可通过增加例如GeH4的含锗气体的分压(或流量)增加锗的原子百分 比。在本发明的较佳实施例中，SiGe区42的顶部表面46较佳高于LDD区 30的顶部表面47。在另一实施例中，SiGe区42的顶部表面46和底部表面 44的至少一表面，与LDD区30对应的顶部表面47和底部表面43位于同一 水平。本发明以上实施例(包括有较高锗浓度的SiGe区42的技术特征)具有以 下优点由于SiGe区42和沟道区位于同一水平，可于沟道区提供较大的应 力。在本发明的较佳实施例中，SiGe区42没有掺杂P型掺杂物。在另一实 施例中，SiGe区42同环境掺杂的P型掺杂物的浓度实质上低于SiGe区40
掺杂的P型掺杂物的原子百分比。在一示范性的实施例中，SiGe区42同环 境掺杂的P型掺杂物的浓度约小于5xl0"/cm3。请注意，即使SiGe区42没 有同环境掺杂，在加热过程中，邻近SiGe区42的掺杂SiGe层和其它邻近 结构的注入P型掺杂物仍会增加SiGe区42的掺杂浓度，举例来说，SiGe 区42的掺杂浓度可增加至约5xl018/cm3 5xl019/cm3。扩散和掺杂的掺杂物会提供未掺杂SiGe区42所需的导电率，然而，为 了得到短沟道效益，需要额外的制造工艺步骤，将掺杂物和邻近LDD区30 的未掺杂SiGe区42的垂直边缘稍微地分离。为了达到上述要件，可沉积一 薄的介电层(未绘示)于图6所示的M0S元件上。之后，图形化此薄介电层， 蚀刻其水平部分，保留贴合间隙壁34的垂直介电层49。接着，进行一离子 注入步骤，由于薄介电层49的存在，上述离子注入步骤不会注入到SiGe区 42的一垂直区，其中此垂直区的宽度大体上等于薄介电层49的宽度。另外，以下举一可达成上述段落的效果的另一方法首先，移除间隙壁 34，形成一较上述间隙壁厚的新的间隙壁。在移除间隙壁34之前，间隙壁 34的垂直部分对准于SiGe区42的垂直边缘(如图9所示)，因此，新的间隙 壁会重叠部分的SiGe区42，使得直接位于新的间隙壁下的部分SiGe区42 因为被遮蔽，而不会在离子注入制造工艺中受到掺杂。接着，于第二 SiGe区42上形成第三SiGe区48。 SiGe区48的锗原子 百分比较佳小于SiGe区42的锗原子百分比。SiGe区48有较小的锗原子百 分比具有以下优点较容易于包括较少锗的SiGe区形成硅化物。在一示范 的实施例中，SiGe区48的锗原子百分比为10原子百分比 20原子百分比之 间，SiGe区48的厚度较佳约介于100埃~300埃之间。例如硼的P型掺杂物较佳同环境掺杂于SiGe区48，在一示范的实施例 中，SiGe区48的P型掺杂物的浓度介于Ixl02°/cm3~lxl021/cm3。图7A、图7B和图7C概要地显示SiGe区40、 42和48中的同环境掺杂 的P型掺杂物的剖面图。请注意，在退火之后，此剖面图会改变。在此剖面 图中，Y轴标示概要的掺杂物浓度，X轴标示SiGe区40底部表面和SiGe 区40、 42和48各点间的垂直距离。请参照图7A， SiGe区42的P型掺杂物 浓度大体上接近于O，其表示SiGe区42没有进行同环境掺杂，或其同环境 掺杂的掺杂浓度相当低。SiGe区48的同环境掺杂的P型掺杂物浓度大于SiGe
区40的同环境掺杂的P型掺杂物浓度。请参照图7B， SiGe区40掺杂至一 第一掺杂浓度，而当SiGe区42形成时，其P型掺杂物浓度减至相当低(约接 近0)。当形成SiGe区48时，再一次掺杂P型掺杂物，至大体上和第一掺杂 浓度相同的程度。请注意，即使SiGe区42未掺杂，仍会有P型掺杂物从SiGe 区40和SiGe区48扩散入SiGe区42，然而，SiGe区42的掺杂物浓度会约 小于0.01原子百分比(等同于5xl018/cm3的浓度)。本领域技术人员可知，SiGe 区42的扩散掺杂物浓度有关于许多因素例如SiGe区42的厚度、掺杂的 元素和SiGe区40、 42和48的组成。图7C揭示同环境掺杂的P型掺杂物的倾斜剖面。如图所示，在SiGe区 42，和SiGe区40和/或48间的界面区的掺杂物浓度变化是渐进的，此可通 过在形成界面区时，渐进地改变掺杂浓度。SiGe区42具有低掺杂百分比可有以下两个优点第一，SiGe区42对 于侧向扩散的P型掺杂物，可作为一吸收区或一扩散阻障区。当存在低掺杂 浓度的SiGe区42，扩散入沟道区的P型掺杂物浓度会减少，因此，可改进 短沟道特性。第二， 一般常用的P型掺杂物(例如硼)具有减少SiGe区42晶 格常数的效果，因此，低掺杂浓度的SiGe区42可减少施加沟道区应力的不 利的影响，而可维持高沟道应力(这是由于硼会不利地减少压沟道应力)。SiGe区40的P型掺杂物浓度较佳低于SiGe区48的P型掺杂物浓度。 当SiGe区40底部(接近接面区)具有低P型惨杂物浓度，因为接面的耗尽层 的电场较低，可减少漏电流。图8A、图8B和图8C概要地揭示SiGe区40、 42和48中锗的分布，Y 轴标示锗的原子百分比，X轴还标示SiGe区40底部表面和SiGe区40、 42 和48各点间的垂直距离。请参照图8A， SiGe区40中的锗有第一锗百分比， 之后，将SiGe区42中的锗百分比增加至较高的值。在形成SiGe区48时， 将其锗百分比减少至低于SiGe区40的程度。请参照图8B， SiGe区40和 48有大体上相同的锗百分比，而SiGe区42有较高的锗百分比。请参照图 8A和图8B，界面区的锗浓度的改变可以是陡峭的(或称其具有盒状结构)， 或者，如图8C所示，界面区的锗浓度的改变可以是渐进的。 .SiGe区42的锗浓度较佳地较SiGe区40和48锗浓度高，在一示范性 的实施例中，SiGe区42的锗原子百分比约大于25原子百分比，而SiGe区
40和48的锗原子百分比均约小于25原子百分比。由于所形成的PMOS元 件的沟道区介于SiGe区42间，沟道区施加高应力。SiGe区40的锗浓度相 对较低的技术特征具有以下优点SiGe区40的晶格常数会较接近基底20的 晶格常数，因此，可减少界面间的应力。另外，可移除间隙壁34，并形成一新的间隙壁，其中新的间隙壁较间隙 壁34厚。接着，可进行一离子注入掺杂制造工艺，此注入掺杂制造工艺可 掺杂SiGe区48的表面，使其有高掺杂浓度，例如，掺杂浓度约介于 1E20/cm3 lE21/cm3之间，然而，由于SiGe区40、 42和48己同环境掺杂， 其实际的掺杂浓度可能较低。由于掺杂原子会自然分布，SiGe区48、 42和 40的掺杂浓度一般会越来越低，因此，若掺杂量高，SiGe区42的掺杂浓度 可能较SiGe区40的掺杂浓度高。另外，若掺杂量低，SiGe区42的掺杂浓 度可能较SiGe区40的掺杂浓度低。同环境掺杂和注入掺杂均具有优点和缺点大部分的同环境掺杂的掺杂 物(例如超过80%)即使不进行额外的退火步骤，在沉积时即己活化，因此， 有助于降低片电阻。然而，由于同环境掺杂有较高的浓度和可能于掺杂区产 生超级饱和(super-saturating),同环境掺杂的掺杂物在加热步骤中，很容易垂 直和水平地扩散至邻近的区域。另外，注入掺杂即使经过退火，其活化比例 仍较低(大约30%)，但由于注入损坏是沿着垂直方向，注入掺杂的掺杂物较 容易垂直扩散。本领域技术人员可根据设计的需求，选择最佳的掺杂方式。图9揭示形成锗硅化区50(germano-silicide region),其厚度介于50埃 300埃。在以下描述中，锗硅化区50还可称为硅化区50，如本领域技术人 员所熟知的，形成硅化区50的较佳方法为坦覆性的沉积的金属薄层，例 如镍、铂、钯、钒、钛、钴、钽、镱、锆或上述的组合。接着，加热基底使 硅和锗在和金属接触的地方产生反应，在反应之后，于金属和硅/锗间会形成 一金属硅化物层和/或金属锗硅化物层。之后，使用一仅会攻击金属，但不会 攻击金属硅化物层和金属锗硅化物的蚀刻物，选择性的移除未反应的金属。 请注意，硅化制造工艺可完全消耗SiGe区48，且因此硅化区50直接位于 SiGe区48上。 -在以上段落所讨论的实施例中，SiGe应变条包括三个具有不同组成的区 域，然而本发明不限于此，可形成更多的层以调整MOS元件的效能，举例
来说，可形成一薄硅层于SiGe区48上，以改进硅化物的形成。虽然在以上段落所讨论的实施例中于PMOS元件中，使用SiGe应变条 作为范例，本领域技术人员可以了解，本发明的概念还可应用于制作NMOS 元件。NMOS元件除了区域40、 42和48包括SiC(并非SiGe)，其结构和图 7的结构相似，另外，例如磷或砷的N型掺杂物取代P型掺杂物。虽然碳的 原子百分比一般较锗的原子百分比低，SiC区40、 42和48的N型掺杂物的 剖面较佳相似于前述段落描述的P型掺杂物的剖面。举例来说，SiC应变条 的碳的原子百分比约小于3%。虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，本 领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。 因此，本发明的保护范围，当视权利要求所界定的范围为准。
权利要求
1. 一种半导体结构，包括一第一复合层，包括一元素和一第一掺杂物，其中该第一掺杂物具有第一掺杂物浓度；一第二复合层，包括该元素和一第二掺杂物，其中该第二掺杂物的导电型态和该第一掺杂物的导电型态相同，该第二掺杂物具有第二掺杂物浓度，且该第二复合层位于该第一复合层上；及一第三复合层，包括该元素和一第三掺杂物，其中该第三掺杂物的导电型态和该第一掺杂物的导电型态相同，该第三掺杂物具有第三掺杂物浓度，该第三复合层位于该第二复合层上，且该第二掺杂物浓度大体上低于该第一掺杂物浓度和该第三掺杂物浓度。
2. 如权利要求1所述的半导体结构，其中该第三掺杂浓度大体上大于该 第一掺杂浓度。
3. 如权利要求1所述的半导体结构，其中位于该第一复合层和该第二复 合层的一界面区，及位于该第二复合层和该第三复合层的一另一界面区中， 掺杂浓度渐进地改变。
4. 如权利要求1所述的半导体结构，其中该第一复合层的该元素相对于 硅的原子百分比为第一原子百分比，该第二复合层的该元素相对于硅的原子 百分比为第二原子百分比，该第三复合层的该元素相对于硅的原子百分比为 第三原子百分比，其中该第二原子百分比大体上大于该第一和第三原子百分 比。
5. 如权利要求l所述的半导体结构，其中该第一复合层、该第二复合层 和该第三复合层均包括硅，且该元素包括锗或碳。
6. 如权利要求l所述的半导体结构，其中该第一复合层、该第二复合层 和该第三复合层形成一金属氧化物半导体元件的应变条。
7. 如权利要求1所述的半导体结构，还包括一硅化物层，位于该第三复合层上。
8. —种金属氧化物半导体元件，包括一半导体基底； 一栅极叠层，位于该半导体基底上；一应变条，具有至少一部分位于该半导体基底中，且邻接该栅极叠层，其中该应变条包括一第一应变条区，具有一第一掺杂浓度；一第二应变条区，位于该第一应变条区上，且具有一第二掺杂浓度；及 一第三应变条区，位于该第二应变条区上，且具有一第三掺杂浓度，其 中该第二掺杂浓度大体上小于该第一和第三掺杂浓度。
9. 如权利要求8所述的金属氧化物半导体元件，还包括一轻掺杂源极/ 漏极区，邻接该栅极叠层，其中该第二应变条区的顶部表面高于该轻掺杂源 极/漏极区的顶部表面，且该第二应变条区的底部表面低于该轻掺杂源极/漏 极区的底部表面。
10. 如权利要求8所述的金属氧化物半导体元件，还包括一轻掺杂源极/ 漏极区，邻接该栅极叠层，其中该第二应变条区的顶部表面和底部表面的至 少一表面分别和该轻掺杂源极/漏极区的顶部表面和底部表面共面。
11. 如权利要求8所述的金属氧化物半导体元件，其中该应变条的组成 材料择自下列族群SiGe和SiC。
12. 如权利要求8所述的金属氧化物半导体元件，其中该第一应变条区 和该半导体基底的晶格常数存在有第一区隔，该第二应变条区和该半导体基 底的晶格常数存在有第二区隔，该第三应变条区和该半导体基底的晶格常数 存在有第三区隔，其中该第二区隔大体上大于该第一和第三区隔。
13. —种金属氧化物半导体元件，包括 一半导体基底；一栅极叠层，位于该半导体基底上； 一轻掺杂源极/漏极区；一 SiGe应变条，具有至少一部分位于该半导体基底中，且邻接该栅极叠层，其中该SiGe应变条包括一第一SiGe区，掺杂有P型掺杂物，且具有第一掺杂浓度；一第二 SiGe区，位于该第一 SiGe区上，掺杂有P型掺杂物，且具有第二掺杂浓度；及一第三SiGe区，位于该第二SiGe区上，掺杂有P型掺杂物，且具有第 三掺杂浓度，其中该第二惨杂浓度大体上小于该第一和第三掺杂浓度。
14, 如权利要求13所述的金属氧化物半导体元件，其中该第二 SiGe区 的顶部表面高于该轻惨杂源极/漏极区的顶部表面，且该第二 SiGe区的底部 表面低于该轻掺杂源极/漏极区的底部表面。
15. 如权利要求13所述的金属氧化物半导体元件，其中该第二 SiGe区 中的锗原子百分比大于该第一和第三SiGe区中的锗原子百分比。
全文摘要
本发明提供了一种半导体结构及金属氧化物半导体元件，该半导体结构包括一第一复合层、一第二复合层和一第三复合层。第一复合层包括一元素和一第一掺杂物，其中第一掺杂物具有第一掺杂物浓度；第二复合层包括该元素和一第二掺杂物，其中第二掺杂物的导电型态和第一掺杂物的导电型态相同，第二掺杂物具有第二掺杂物浓度且位于第一复合层上；第三复合层包括该元素和第三掺杂物，其中第三掺杂物的导电型态和第一掺杂物的导电型态相同，第三掺杂物具有第三掺杂物浓度；第三复合层位于第二复合层上，且第二掺杂物浓度大体上低于第一掺杂物浓度和第三掺杂物浓度。
文档编号H01L29/38GK101211964SQ20071013660
公开日2008年7月2日 申请日期2007年7月13日 优先权日2006年12月29日
发明者蔡邦彥 申请人:台湾积体电路制造股份有限公司