用于制造具有绝缘半导体台面的半导体组件的方法

专利名称：用于制造具有绝缘半导体台面的半导体组件的方法
技术领域：
本发明的实施例涉及用于制造具有彼此绝缘的至少两个半导体台面的半导体组件的方法以及相关半导体组件。本发明的其他实施例涉及用于制造具有通过半导体本体延伸的电学导电通孔的半导体组件的方法以及具有通孔的半导体组件。
背景技术：
存在这种半导体组件或器件其在半导体本体的第一表面的区域中包括其器件结构的至少一部分且在半导体本体的第二表面包括用于电学接触器件结构的端子。这种组件还包括通过半导体本体从第二表面的端子延伸到第一表面的电学导电通孔。电学导电通孔通常与半导体本体的周围区域电学绝缘。这样的通孔可以通过以下步骤制造形成沟槽，在沟槽的侧壁沉积电学绝缘材料以及使用电学导电材料填充剩余沟对于提供用于制造具有通过半导体本体延伸的电学导电通孔的半导体组件的方法存在需要，该通孔与半导体本体的周期区域彻底绝缘。再者，对于基于半导体的集成电路(IC)而言，通常需要不同电子电路之间的绝缘结构。因此，可以避免或至少基本减小不同电子电路的泄露电流和不希望的相互干扰。这种器件可以使用绝缘体上硅(SOI)技术制作。然而，SOI技术是相对昂贵的。再者，使用的 SOI晶片的掩埋氧化物(BOX)的材料典型地限制为ニ氧化硅(SiO2)和蓝宝石。因此，对于提供用于制造具有彼此绝缘的电路的半导体组件的灵活和低成本的方法存在需要。这还允许具有绝缘栅结构的诸如TEDFET的半导体组件的灵活和低成本的制造，该绝缘栅结构沿着整个漂移区延伸且能够在阻断模式期间承受电压。

发明内容
根据用于制造半导体组件的方法的一个实施例，该方法包括提供具有第一表面和与第一表面相対的第二表面的半导体本体；形成从第一表面进入到半导体本体的绝缘沟槽；至少在绝缘沟槽的ー个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料以露出第一绝缘层的底部部分且形成背表面；以及在背表面上沉积第二绝缘层。エ艺实施为使得形成通过第一绝缘层和第二绝缘层彼此绝缘的至少两个半导体台面。根据用于制造半导体组件的方法的一个实施例，该方法包括提供具有第一表面和与第一表面相対的第二表面的半导体本体；蚀刻从第一表面部分地进入到半导体本体的绝缘沟槽；在绝缘沟槽的一个或更多侧壁上形成第一绝缘层；通过研磨、抛光和CMPエ艺其中至少ー个处理第二表面以露出第一绝缘层；以及在处理的第二表面上沉积延伸到第一绝缘层的第二绝缘层。根据半导体组件的一个实施例，半导体组件包括具有第一表面和与第一表面相对的背表面的半导体本体。在半导体本体中形成具有从第一表面延伸到背表面的第一绝缘层的至少ー个绝缘沟槽。半导体组件还包括沉积在半导体本体的背表面上的第二绝缘层。第ニ绝缘层包括氧化硅、氮化铝、类金刚石碳、硼硅玻璃、旋涂玻璃、有机硅电介质、有机硅、聚酰亚胺、聚对ニ甲苯基或聚苯并环丁烯、合成材料和固化树脂其中至少ー个。在半导体本体中形成至少两个半导体台面。该至少两个半导体台面通过第一绝缘层彼此横向绝缘。两个半导体台面其中至少ー个通过第二绝缘层在背表面上完全绝缘。根据用于制造半导体组件的方法的一个实施例，该方法包括提供具有第一表面和与第一表面相対的第二表面的半导体本体；形成从第一表面延伸到半导体本体中且在半导体本体的水平平面中限定半导体本体的通孔区域的绝缘沟槽；在绝缘沟槽的ー个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料以至少露出第一绝缘层的部分以至少去除第一绝缘层的部分或至少部分地留下第一绝缘层和第二表面之间厚度小于IMffl的半导体层；在第一表面的区域中在通孔区域上形成第一接触电极；以及在第二表面的区域中在通孔区域上形成第二接触电极。根据半导体组件的一个实施例，该组件包括具有第一表面和第二表面的半导体本体；第一表面的区域中的第一接触电极；第二表面的区域中的第二接触电极；在第一和第二接触电极之间延伸的半导体通孔区域；以及在半导体本体的水平方向将通孔区域与半导体本体的其他区域分离的绝缘层。当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优
好、O


附图中的组件没有必要按比例绘制，而是将重点放在说明本发明的原理上。此外， 在附图中，相似的附图标记指示相应的部件。在附图中
包括图IA至IH的图1说明在根据用于制造具有半导体通孔的半导体组件的第一实施例的方法期间通过半导体本体的垂直剖面；
图2说明通过包括矩形半导体通孔区域的半导体本体的水平剖面； 图3说明通过包括圆形半导体通孔区域的半导体本体的水平剖面； 图4说明通过包括圈形半导体通孔区域的半导体本体的水平剖面； 包括图5A至5C的图5说明根据第二实施例的方法的方法步骤期间通过半导体本体的垂直剖面；
图6说明在根据另ー实施例的方法的エ艺步骤之后通过半导体组件的垂直剖面； 包括图7A至7E的图7说明除了半导体通孔之外，在半导体通孔区域中制造另外的通孔的方法的方法步骤期间通过半导体本体的垂直剖面；
图8说明通过根据图7的方法的修改制造的半导体组件的垂直剖面； 图9说明通过包括半导体通孔的晶体管组件的垂直剖面； 图10说明根据第一实施例的晶体管组件的ー个表面上的顶视图； 图11说明根据第二实施例的晶体管组件的ー个表面上的顶视图； 图12说明根据第三实施例的晶体管组件的ー个表面上的顶视图； 图13说明其中集成了两个晶体管组件的半导体本体的ー个表面上的顶视图，该两个晶体管组件均包括半导体通孔；
图14说明其中集成了两个晶体管组件的半导体布置的第二实施例，该两个晶体管组
7件均包括半导体通孔；
图15说明在横截面C-C中通过根据图14的组件的垂直剖面； 图16说明通过集成了两个晶体管组件的半导体本体的垂直剖面的一部分； 图17说明通过图16的布置的水平剖面；
图18说明通过根据其中集成了两个晶体管组件的另ー实施例的半导体本体的水平剖
图19至27说明在根据其他实施例的方法的方法步骤期间通过半导体本体的垂直剖
图观至四说明在根据另外实施例的方法的方法步骤期间通过半导体本体的垂直剖
图30说明根据ー个实施例通过具有多个半导体台面的集成电路的半导体本体的垂直剖面，每个半导体台面均包括相应的电子电路。图31说明根据另ー实施例通过具有多个半导体台面的半导体器件的半导体本体的垂直剖面，每个半导体台面均包括相应的电子电路。图32说明根据又ー实施例通过具有多个半导体台面的半导体器件的半导体本体的垂直剖面，每个半导体台面均包括相应的电子电路。图33说明根据再ー实施例通过具有两个半导体台面的半导体器件的半导体本体的垂直剖面，每个半导体台面均包括相应的电子电路。
具体实施例方式图IA至IH说明用于制造具有通过半导体本体延伸的电学导电通孔的半导体组件的方法的第一实施例。这些图示出在特定方法步骤期间或之后通过半导体本体的垂直剖參考图1A，提供半导体本体100。半导体本体100包括第一表面101和与第一表面101相対的第二表面102。图IA至IH中说明的垂直剖面是垂直于第一和第二表面101、 102的垂直截面中的剖面。半导体本体100能够包含常规半导体材料，例如，硅(Si)、碳化硅(SiC)、砷化镓 (GaAs)、氮化镓(GaN)等。半导体本体100尤其是单晶半导体本体。根据第一实施例，半导体本体100具有均勻的基本掺杂。取决于需要实现的半导体组件的特定类型，基本掺杂可以是η掺杂或ρ掺杂。根据另ー实施例，半导体本体100包括两个不同掺杂的半导体层第一半导体层110 ；以及第一半导体层110顶部上的第二半导体层120。第一半导体层110例如是半导体基板，且第二半导体层120例如是生长在基板 110上的外延层。两个半导体层110、120可以具有不同的掺杂浓度和/或掺杂类型。根据一个实施例，第一层110具有比第二层120高的掺杂浓度。第一层110的掺杂浓度例如处于IO18 cm—3至IO21 cm—3的范围内，而第二层120的掺杂浓度例如处于IO14 cm_3至IO17 cm—3 的范围内。第一和第二层110、120的掺杂的掺杂类型可以相同或可以互补。參考图1B，形成从第一表面101延伸到半导体本体100中的至少ー个绝缘沟槽。 在半导体本体100的水平平面中，至少ー个绝缘沟槽103形成封闭的环或圏，使得至少ー个绝缘沟槽103围绕半导体本体100的区域11。在下文中，在半导体本体100的水平方向被绝缘沟槽103围绕的区域11被称为通孔区域。在水平平面中，绝缘沟槽103能够以很多不同方式实现，即，具有很多不同几何形状。用于说明目的，參考图2至4说明的实施例解释
ー些示例。图2示出在形成绝缘沟槽103之后半导体本体100上的顶视图。在图2中说明的实施例中，绝缘沟槽103具有矩形几何形状。在这种情况下中，绝缘沟槽103在半导体本体 100的水平平面中实现为矩形圈或环。因此，被绝缘沟槽103围绕的半导体通孔区域11在水平平面中是矩形的。在图3中说明的实施例中，绝缘沟槽103具有椭圆形且尤其是圆形几何形状。因此，被绝缘沟槽103围绕的半导体通孔区域11具有椭圆形且尤其是圆形几何形状。在图2和3中说明的实施例中，半导体通孔区域11由围绕半导体通孔区域11的 ー个绝缘沟槽103限定。然而，具有矩形几何形状(见图2)或椭圆形几何形状(见图3)的绝缘沟槽103仅是示例性实施例。只要绝缘沟槽103形成围绕半导体通孔区域11的封闭的环或圈，则绝缘沟槽103可以具有任意其他几何形状。根据图4中说明的另ー实施例，半导体通孔区域11被均形成封闭的环的两个绝缘沟槽围绕第一绝缘沟槽IOS1和在由第一沟槽IOS1限定的环内布置的第二绝缘沟槽1032。 第一和第二沟槽IOS1- 10 彼此空间隔开，使得半导体通孔区域11布置在两个沟槽103” 1032之间。在图4中说明的实施例中，第一和第二沟槽103^10 基本具有矩形几何形状。 然而，这仅是示例。这两个沟槽103^10 也可以具有不同于矩形几何形状的任意其他封闭的环的几何形状。在图2、3和4中说明的实施例中，沟槽103 (在水平平面中)形成环绕半导体区域的封闭的环，其中被沟槽环绕的半导体区域形成通孔区域11。具有封闭的环的几何形状的沟槽在水平方向将通孔区域11与半导体本体100的其他区域分离。然而，沟槽103不必必须具有封闭的环的几何形状以限定通孔区域11。例如，如果沟槽103靠近半导体本体100 的边缘布置且在半导体本体100的边缘终止，则不需要封闭的环的几何形状。这在图2中以虚线示出。在该图中，附图标记105指示半导体本体100的边缘，半导体本体100在此处终止。沟槽103’(以虚线说明)在边缘105终止且与边缘一起形成封闭的环，使得沟槽 (与半导体本体的边缘105 —起)限定通孔区域11。就此而言，通常作为半导体晶片(未示出) 的部分的多个半导体本体被一同处理，且晶片被分离以在该处理结束时形成各个半导体本体。因此，当分别形成沟槽103或103’吋，晶片仍未被分离。此时，晶片上的线(划片线)限定晶片在何处被分离，且因此限定各个晶片的边缘将在何处。在处理时，沟槽103’和划片线限定通孔区域11。沟槽103’还能够形成为具有封闭的环的几何形状，使得沟槽103’延伸到划片线。在这种情况下，当晶片通过沿着划片线切割而切割成各个半导体本体(管芯) 吋，该沟槽103’限定的封闭的环是“开放”的。在图2和3中以实线绘制的实施例中，沟槽103限定被沟槽围绕的硅通孔11。在沟槽限定的封闭的环外部，能够布置沟槽有源组件区域，比如晶体管的有源区域。在图2和 3的实施例中，被沟槽围绕的半导体本体100的区域选择为使得获得具有合适/所需欧姆电阻的通孔。根据另ー实施例，有源组件区域布置在由沟槽103围绕的半导体区域中且通孔由沟槽和半导体本体100的边缘105限定。在这种情况下，通孔11 (如图2和3中的点线所示)布置在边缘105和沟槽103之间且形成围绕沟槽103的封闭的环，其中沟槽103形成围绕有源区域(比如晶体管単元的场)的封闭的环。图IB代表通过图2、3和4中说明的实施例中的每ー个的垂直剖面。在图IB中，括号中的附图标记代表用于根据图4的实施例的附图标记。在下文中，“至少ー个绝缘沟槽” 表示如图2和3所示的一个沟槽103或如图4所示的两个沟槽IOS1UOS2tj能够使用蚀刻方法制造在半导体本体100的垂直方向延伸的至少ー个绝缘沟槽 103。用于在半导体本体中制造垂直沟槽的蚀刻方法是公知的，所以就这方面不需要进ー步的解释。“在垂直方向延伸”表示至少ー个沟槽103基本上在垂直方向延伸。然而，沟槽也能够相对于第一表面101傾斜，使得沟槽103的侧壁和第一表面101之间的角度能够不同于90°。沟槽宽度可以随着深度减小或増加。两个侧壁也可以朝相同的方向傾斜，其中沟槽宽度随着沟槽深度例如是恒定的。沟槽103倾斜的方向例如能够随着晶片变化。至少ー个绝缘沟槽103制造为使得它不完全通过半导体本体100延伸到第二表面 102。绝缘沟槽103的深度例如处于5Mm至200Mm的范围内，尤其处于30Mm至60Mm的范围内，比如约50Mm。沟槽的宽度例如处于200nm至20Mm的范围内。參考图1C，至少在至少ー个绝缘沟槽103的侧壁上形成第一绝缘层21。在图IC 中说明的实施例中，在至少ー个绝缘沟槽103的侧壁和底部上形成第一绝缘层21。第一绝缘层21例如是氧化物层。氧化物层能够通过热氧化工艺和/或沉积エ艺制造。然而，该方法不限制于使用氧化物作为绝缘层21。也可以使用任意其他类型的绝缘或电介质材料，比如氮化物、氧化铝(Al2O3)或低k电介质。根据ー个实施例，第一绝缘层21是包括彼此层叠的绝缘材料的两个或更多层的复合层。可选地，在半导体本体100中于绝缘沟槽103相邻地制造掺杂半导体区域12 (以虚线说明)。掺杂半导体区域12具有比半导体本体100的基本掺杂高的掺杂浓度，或者在半导体本体100包括较高掺杂的第一层110且较低掺杂的第二层120时具有至少高于较低掺杂的半导体层120的掺杂浓度的掺杂浓度。掺杂半导体区域12至少在通孔区域11中与沟槽103相邻地制造，但也能够沿着绝缘沟槽103的完整侧壁和底部制造。形成高掺杂区域12例如包括沉积エ艺，其中沉积掺杂玻璃或掺杂多晶硅，接着是扩散エ艺；汽相掺杂エ 艺；或注入和/或扩散エ艺，其中掺杂剂原子经由绝缘沟槽103的侧壁(以及可选的底部)注入或扩散到半导体本体100中。在图IC中说明的实施例中，绝缘层21沿着绝缘沟槽103的侧壁和底部制造，使得在制造绝缘层21之后保留有剰余沟槽。參考图1D，该剩余沟槽填充以填充材料22。填充材料22例如是电学导电材料，比如掺杂非晶或多晶半导体材料，诸如是多晶硅、金属、硅化物或碳。根据另ー实施例，填充材料22是绝缘材料，使得绝缘沟槽21完全填充以绝缘材料。 根据图6中示出的另ー实施例，绝缘层21制造为使得它完全填充绝缘沟槽103，使得在制造绝缘层21之后没有剰余沟槽。在其他实施例中，例如如果在完全填充沟槽103之前沟槽 103的开ロ在沉积期间封闭，孔洞可以被密封在沟槽103中。绝缘和填充材料典型地还沉积在第一表面101 (例如在沟槽蚀刻掩膜上)和在图 IC中未示出的第二表面102上。在沟槽填充之后，这些层能够从第一和第二表面101、102 去除。參考图1E，从第二表面102去除半导体材料，使得对应于半导体本体100的垂直维度的厚度减小。例如，在第二表面102的半导体材料的去除包括蚀刻エ艺、机械抛光エ艺或化学机械抛光(CMP)エ艺其中至少ー个。在图IE中，附图标记102’指示在去除エ艺之后半导体本体100的第二表面。在下文中，半导体本体100的第二表面102’也称为背表面 102’。应当提及，在完成处理第一表面之后且在处理第二表面之前，半导体本体通常是倒装或倒置的。然而，为了更好地理解，未说明半导体本体100的这种倒装。參考图IE中说明的实施例，去除エ艺能够执行为使得在去除エ艺结束时在第二表面102’露出第一绝缘层21。在说明的实施例中，半导体材料被向下去除到绝缘沟槽103 的底部以下，使得在去除エ艺结束吋，在绝缘沟槽底部的第一绝缘层21在第二表面露出且从第二表面102’凸出。因而，在该方法中第二表面未被平面化。在接下来的方法步骤中，在第二表面102’上形成第二绝缘层31，该第二绝缘层31 覆盖第一绝缘层21的露出区域。參考图IF和1G，制造第二绝缘层31例如包括形成完全覆盖第二表面102’(见图1F)的绝缘层31’以及在绝缘层31’中形成接触开ロ，该接触开ロ 延伸到通孔区域11。接触开ロ制造为使得绝缘层31’的剰余部分31形成第二绝缘层31， 该第二绝缘层31与第二表面102’的第一绝缘层21 —起覆盖该至少ー个绝缘沟槽103。第 ニ绝缘层31例如是氧化物层或氮化物层。第二层31尤其包括在沉积エ艺中不要求高温(比如低于400°C的温度)的材料。其他合适的材料例如是旋涂玻璃或酰亚胺。在去除第二表面 102的半导体材料之前，能够完成或最终处理在第一表面和第一表面以下的器件结构。这可以包括第一表面101上的金属化层(未示出)的沉积。然而，这种金属化层不能承受高温，比如高于400°C的温度。形成第二绝缘层31是可选的。沟槽底部的绝缘层21能够足以在沟槽的底部将通孔区域与周围的半导体区域绝缘。为了形成与第一绝缘层12邻接的第二绝缘层31，在图IE中说明的去除エ艺中，不必必须露出第一绝缘层21。根据备选实施例，半导体材料并不向下去除到第一绝缘层21， 而是在第二表面102’的区域中在第一绝缘层21下方保留厚度小于IMffl的半导体材料(薄) 层。这在图IE中以点线示出。在这种情况下，形成绝缘层31’(见图1F)涉及将第二表面 102’和第一绝缘层21之间的半导体层转变为绝缘层的エ艺。这种エ艺例如是氧化工艺，比如阳极氧化工艺和/或其中氧气经由第二表面102’注入到半导体本体100中的エ艺。在图IE至IG中说明的エ艺步骤之后，在水平方向半导体通孔区域11完全被具有第一绝缘层21的绝缘沟槽和第二绝缘层31围绕。半导体通孔区域21形成半导体本体100 的第一表面和第二表面102’之间的电学导电连接，且与半导体本体100的其他区域电学绝缘。參考图1H，在第一表面101的区域中在半导体通孔区域11上形成第一接触电极 41且在第二表面102’的区域中在半导体通孔区域11上形成第二接触电极42。分別在第一和第二表面101、102的区域中形成第一和第二接触电极41、42意味着这些电极41、42能够在相应表面101、102上形成。然而，这些沟槽中的ー个或二者也能够在沟槽中形成，其中这些沟槽中的每ー个从表面101、102其中之一延伸到通孔区域中且包括相应沟槽中接触通孔区域的第一和第二电极41、42其中ー个。第一接触电极41例如是金属、硅化物或诸如多晶硅的高掺杂多晶半导体材料。可选地，在形成第一接触电极41之前在第一表面101下方的通孔区域中形成掺杂的接触区域CN 102543870 A
13。这种接触区域还能够在形成第二接触电极42之前在第二表面102’下方形成。然而， 比如在较高掺杂第一半导体层110的区域中，当半导体本体具有高基本掺杂时，可以省略这种接触区域。尽管以某一顺序说明了用于制造具有第一和第二接触电极41、42的半导体通孔 11的方法步骤，该方法不限制为以任意特定顺序执行这些步骤。而是，方法步骤的順序可以改变。例如，能够在去除エ艺之前或甚至在制造绝缘沟槽103之前制造第一表面101和可选接触区域13上的第一接触电极41。图5A至5C说明用于在半导体本体100中制造半导体通孔11的另ー实施例。该方法基本等同于图IA至IH中说明的方法，不同之处在于在去除エ艺结束时或在去除エ艺期间，第二表面102’被平面化，使得绝缘沟槽103的底部区域中的第一绝缘层21被去除。 图5A说明在这些方法步骤之后通过半导体本体100的垂直剖面。在这些方法步骤之后，在绝缘沟槽103的相对侧壁上存在第一绝缘层21且在第二表面102’露出填充材料22。参考上面提供的解释，填充材料22是可选的。这样，绝缘沟槽103可以完全填充以第一绝缘层 21。图5B和5C中说明的用于在第二表面102’上形成第二绝缘层31和用于形成第一和第二接触电极41、42的方法步骤分別对应于在已经做出引用的图IF至IH中说明的方法步骤。第二绝缘层31在第二表面102’覆盖绝缘沟槽103且在半导体通孔区域11之上留下接触开ロ。图4、5A和5B中说明的方法步骤还可以描述为用于制造具有多个半导体台面的半导体组件的方法，该多个半导体台面通过布置在ー个或更多绝缘沟槽103^10 上的第一绝缘层21彼此横向绝缘。该方法包括提供具有第一表面101和与第一表面101相対的第 ニ表面102的半导体本体100 ；蚀刻从第一表面101部分地进入到半导体本体100中的一个或更多绝缘沟槽103^10 ；在绝缘沟槽103^10 的一个或更多侧壁上形成第一绝缘层 21 ；通过研磨、抛光、CMPエ艺、化学蚀刻和等离子体蚀刻其中至少ー个处理第二表面102以露出第一绝缘层21 ；以及在处理的第二表面102’上沉积延伸到第一绝缘层21的第二绝缘层 31，。在图5B中说明的示例性实施例中，示出3个半导体台面区域，它们通过布置在绝缘沟槽的侧壁上的第一绝缘层21和布置在背表面102’上的第二绝缘层31’彼此绝缘。随后，第二绝缘层31’可以被部分地去除以在中间的半导体台面中形成通孔区域，如图5C所示。在其他实施例中，最终半导体组件的所有或至少多个半导体台面区域在背表面102’上保持完全绝缘。在这些实施例中，绝缘层31’的剰余部分31形成第二绝缘层31，该第二绝缘层31与第一绝缘层21 —起形成用于相互绝缘的半导体台面的绝缘结构。典型地，绝缘的半导体台面包括至少形成不同电子电路的部分的分离的半导体结构。因此，可以提供具有不同电子电路间的低串扰和/或低泄露电流的集成电路。下面參考图19至33解释其他示例。这种半导体组件也可以通过SOI技术制造，然而成本较高。这主要是由于SOI晶片的成本典型地是没有掩埋氧化物层的类似晶片的4至10倍。參考上面提供的解释，第一绝缘沟槽103可以完全填充以第一绝缘层21，其中第一绝缘层21还可以制造为不同材料层的叠层且可以包含孔洞。在图6中说明通过具有完全填充以第一绝缘层21的绝缘沟槽103的半导体本体100的垂直剖面。图6示出在从第ニ表面102去除半导体材料之前且在制造第一和第二接触电极41、42之前通过半导体本体 100的垂直剖面。第一和第二接触电极41、42之间的半导体通孔区域11的欧姆电阻尤其依赖于通孔区域11的长度(该长度对应于半导体本体100的垂直厚度)、半导体通孔区域11的水平剖面的面积以及通孔区域11的掺杂浓度。半导体通孔区域11的欧姆电阻能够通过沿着绝缘沟槽103的侧壁提供高掺杂的区域12而减小。根据另ー实施例，半导体通孔区域11的欧姆电阻能够通过在半导体通孔区域11 内附加地提供填充以电学导电材料的接触沟槽而减小。这种接触沟槽能够可选或附加地提供到高掺杂的半导体区域12。接下来參考图7A至7E解释用于制造具有接触沟槽的半导体通孔区域11的方法的实施例。这些图均示出在方法的特定步骤期间通过半导体本体100 的垂直剖面。尽管在图中以某种顺序说明这些方法步骤，该顺序可以改变。參考图7A，除了形成绝缘沟槽103和填充绝缘沟槽103之外，该方法涉及形成从第一表面101延伸到半导体本体中的接触沟槽104以及使用电学导电材料ぬ填充接触沟槽 104。电学导电材料23例如是掺杂非晶或多晶半导体材料，诸如多晶硅、金属、硅化物或碳。 根据ー个实施例，接触沟槽104填充以包括至少两个不同电学导电层的层堆叠。可选地，在使用电学导电材料23填充沟槽104之前，沿着接触沟槽104的侧壁形成扩散阻挡或第三绝缘层对。电学导电材料23形成半导体通孔区域11内的导电通孔。接触沟槽104能够制造为使得它远离绝缘沟槽103布置。半导体通孔区域11内的接触沟槽104的位置在图2、 3和4中说明的实施例中以虚线说明。如图7A所示，绝缘沟槽能够包括第一绝缘层21和电学导电填充材料22。备选地， 如图6所示，绝缘沟槽103能够完全填充以第一绝缘层21。图7B至7E中示出的剰余方法步骤分别对应于图IE至IH中示出的方法步骤。这些方法步骤包括部分地去除第二表面102处的半导体本体100 (见图7B)、形成与第一绝缘层21相邻的第二绝缘层31 (见图7C和7D)。绝缘层31’中的接触开ロ形成为使得接触开 ロ在第二表面102’露出接触通孔23。參考图7E，分別在第一表面101上和第二表面102 上在接触通孔ぬ和半导体通孔11上形成第一和第二接触电极41、42。形成绝缘沟槽103和接触沟槽104可以包括公同的方法步骤。根据ー个实施例， 这些沟槽103、104通过相同的蚀刻エ艺蚀刻。而且，当绝缘沟槽103的填充材料22是电学导电材料时，绝缘沟槽103中的填充材料22和接触沟槽104中的电学导电材料23能够通过相同的方法步骤制造。在图7A至7E中示出的方法中，在第二表面102部分地去除半导体本体100的エ 艺期间，在绝缘沟槽103的底部的第一绝缘层21保留。这对应图IA至IH中示出的方法。根据ー个实施例，接触沟槽104制造为从第一表面101延伸到半导体本体100中比绝缘沟槽103更深。当接触沟槽104宽于绝缘沟槽103吋，能够使用与制造绝缘沟槽103 相同的エ艺制造较深的接触沟槽104。在接触沟槽104填充以电学导电材料23之后且当从第二表面102去除半导体材料吋，在到达绝缘沟槽103之前，(较深)接触沟槽104中的接触电极23露出。这允许在不去除绝缘沟槽103的底部的绝缘层21的条件下在第二表面102’ 露出接触电极ぬ。然而，类似于在图5A至5C中示出的方法，在去除ェ艺期间，能够部分地去除绝缘
13沟槽103的底部的第一绝缘层21，使得如果除了第一绝缘层22之外还存在填充材料22，则在沟槽103的底部露出填充材料22。在图8中示出根据该修改制造的半导体组件。半导体通孔区域11和可选的接触通孔23能够用于连接布置在半导体本体100的第一表面101的区域中的任意类型的组件区域或器件结构与第二表面102’的第二接触电极42。图9示出通过晶体管、尤其是垂直MOS晶体管的垂直剖面。在包括高掺杂第一半导体层110和较低掺杂第二半导体层120的半导体本体100中实现MOS晶体管。MOS晶体管包括由第一半导体层110实现且与布置在第二表面102’上的漏电极56接触的漏极区域讨。漏电极56形成MOS晶体管的漏极端子D。MOS晶体管还包括与漏极区域M相邻的漂移区域53。漂移区域53由第一半导体层120的具有第二层120的基本掺杂的那些部分形成。晶体管还包括具有源极区域51、布置在源极区域52和漂移区域53之间的体区域52以及与体区域52相邻布置且通过栅极电介质62与体区域52电学绝缘的栅电极61的至少ー 个晶体管単元。在图9中，说明了具有源极区域51和体区域52的多个晶体管単元。在图9中说明的实施例中，栅电极661实现为沟槽栅电极，其是布置在沟槽中的栅电极且从第一表面101 延伸到半导体本体100中的栅电扱。然而，实现栅电极61为沟槽电极仅是示例。栅电极61 还可以实现为平面电极，该平面电极是布置在半导体本体100的第一表面101上方的电极。 在图9中，示出栅电极61的不同部分。栅电极61的这些部分以未说明的方式彼此电学连接。例如，栅电极61在水平平面中具有栅格形几何形状。或者，图9中示出的各个部分61 在垂直于图9中示出的截面的方向是纵向电极部分。这些纵向栅电极部分能够通过布置在垂直于栅电极部分61延伸的沟槽(未示出)中的连接彼此电学相连。栅电极61电学连接到第一接触电极41，其中第一接触电极41通过绝缘层71与通孔区域11之外的半导体本体100的区域且可选地与沟槽填充材料22介电绝缘。经由接触电极41和半导体通孔11，栅电极61电学连接到布置在第二表面102’上的第二接触电极 42。在下文中，第一接触电极41也称为布线。在示例性实施例中，在第一表面101上仅形成ー个布线。因而，MOS晶体管的栅极端子G由布置在半导体本体的第二表面102’上的第二接触电极42形成。各个源极区域51和体区域52电学连接到与栅电极61介电绝缘的源电极 55。源电极55布置在半导体本体的第一表面101的顶部上。这种垂直MOS晶体管具有第一表面101上方的源电极55，且具有布置在半导体本体的第二表面102’上的栅电极42和漏电极56。源电极55电学连接到布置在源电极55和栅极接触电极41上方且通过另ー电介质层72与栅极接触电极41介电绝缘的电极层57，比如金属化层。电极层57形成外部源电扱，通过其平坦的表面，该外部源电极能够安装到引线框架(未示出)。备选地，能够使用具有基本平坦表面的单层金属化且能够使用比如高掺杂多晶硅的不同材料制造栅极接触电极41。就此而言，应当提及，在第二表面102’上制造栅电极42和漏电极56之前，能够执行接触注入，这是用于减小通孔区域11和栅电极42之间以及漏极区域M和漏电极56之间的欧姆电阻的注入。在图9中说明的实施例中，漏极区域M由高掺半导体层110 (比如基板)形成，在其上布置比如外延层的较低掺杂层120，其中在该较低掺杂层中实现漂移区域53。根据另 ー实施例，半导体本体100具有对应于漂移区域53的掺杂的基本掺杂。在这种情况下，在制造漏电极56之前，通过注入和/或扩散和/或退火エ艺形成漏极区域M以及可选的IGBT 中的场停止区域。在这种情况下，半导体本体100的垂直厚度限定了漂移区域53的长度。參考图9，钝化层73能够在第二表面102’或第二绝缘层31 (如果制造了第二绝缘层)上形成。钝化层73具有栅电极41和漏电极56上方的接触开ロ。这样，栅电极42和漏电极能够使用相同的方法步骤制造或者能够是ー个结构化金属化层的部分。MOS晶体管能够实现为η型晶体管或P型晶体管。在η型晶体管中，源极区域51 和漂移区域53是η掺杂的，而体区域52是ρ掺杂的。在ρ型晶体管中，源极区域51和漂移区域53是ρ掺杂的，而体区域52是η掺杂的。MOS晶体管能够实现为MOSFET或IGBT。 在MOSFET中，漏极区域M与源极区域51具有相同的掺杂类型，且在IGBT中，漏极区域M (也称为集电极区域)具有与源极区域51的掺杂类型互补的掺杂类型。第二接触电极或栅电极42和漏电极56能够以很多不同的方式布置在半导体本体 100的第二表面102’上。接下来參考图10至12解释三个不同的实施例，其中每ー个示出在图9中说明的水平截面B-B中通过第二接触电极42和漏电极56的水平剖面。在图10中说明的实施例中，漏电极56和栅电极52彼此相邻布置，其中漏极区域 56具有缺ロ区域，栅电极42布置在该缺ロ区域中。漏电极56和栅电极42通过第二绝缘层 31和/或绝缘层21彼此电学绝缘。在图11中说明的实施例中，栅电极42被漏电极56环绕，栅电极42和漏电极45 通过第二绝缘层31彼此电学绝缘。在图12中说明的实施例中，栅电极42环绕漏电极56，这两个电极42、56通过第 ニ绝缘层31和/或绝缘层21彼此电学绝缘。在根据图12的实施例中，象半导体通孔区域 11，栅电极42具有圈形的几何形状。在其他实施例中，栅电极42和通孔区域11具有不同的形状。漏电极56能够与通孔区域11交叠。然而这要求栅电极42和漏极区域之间以及漏电极56与通孔区域11之间的绝缘区域。能够在单个半导体本体中实现两个MOS晶体管。图13和14示出通过在ー个半导体本体100中实现的两个MOS晶体管的栅电极和漏电极的水平剖面。在图13中说明的实施例中，第一 MOS晶体管的第一栅电极42i和第一漏电极56i彼此相邻布置且通过第二绝缘层 3ら彼此电学绝缘。而且，第二 MOS晶体管的第二栅电极4 和第二漏电极5 彼此相邻布置且通过第二绝缘层312彼此电学绝缘。另外，能够在漏电极56i和5 之间或环绕ー个或两个MOS晶体管提供ー个或更多绝缘沟槽103以彼此横向地绝缘漏极和源极电势。源极区域能够连接到公共源电极或电学绝缘的源电极。因而能够实现公共源极或公共漏极器件。在图14中说明的实施例中，第一漏电极56i被第一栅电极4 环绕且第二漏电极 562被第二栅电极4 环绕，第一和第二栅电极42^4 在半导体本体的水平方向彼此远离。图15说明在垂直截面C-C中通过图14的半导体本体100的垂直剖面。在该垂直剖面中，示出相应第一接触电极42^4 的第一和第二栅电极42^4 和半导体通孔区域 11”112。附图标记2ら和212指示相应的第一绝缘层。在图15中说明的实施例中，绝缘沟槽完全填充以第一绝缘层21”212。然而，这仅是示例。这些绝缘沟槽还可以实现为填充以第一绝缘层和填充材料，如图ID所示。图15中说明的第一和第二半导体通孔Il1Ul2均分别通过两个绝缘沟槽103n、 10312和10321、10あ2制造(限定)。在水平方向，第一和第二通孔Il1Ul2通过两个第一绝缘层21”212和布置在两个第一绝缘层21”212之间的半导体区域13彼此分离。图16说明另ー实施例，其中两个半导体通孔区域Il1Ul2仅通过具有第一绝缘层 2112的ー个绝缘沟槽分离。在该实施例中，半导体通孔Il1Ul2之间的绝缘沟槽完全填充以绝缘层2112。然而，这仅是示例，该绝缘沟槽还可以填充以第一绝缘层2112和附加填充材料， 如图ID所示。图17说明在水平截面D-D中通过根据图16的布置的水平剖面。图18说明具有在半导体本体100中集成的两个MOS晶体管的晶体管布置的另ー 实施例。图18说明在水平剖面中通过栅电极和漏电极的水平剖面。在该实施例中，在半导体通孔区域Il1和Il2之间布置半导体区域13，且在半导体通孔区域Il1Ul2和漏电极或漏极区域Mi、542之间布置附加半导体区域14” 142，附加半导体区域14” 142通过与绝缘沟槽 103^10 —致形成的附加绝缘沟槽与漏极区域Mi、542绝缘。这些附加绝缘沟槽填充以附加绝缘层Mi、242。可选地，与图ID中说明的绝缘沟槽103 —祥，这些附加绝缘沟槽填充以附加绝缘层Mi、242和填充材料。在该实施例中，附加半导体区域1も、142将漏极区域与通孔区域Il1Ul2分离。根据ー个实施例，半导体区域13和半导体区域14连接到用于限定电势(诸如地或源极电势)的端子，其中源极电势是源电极阳的电势。由此，两个晶体管的栅极之间或ー个晶体管的栅极和漏极之间的电容性耦合明显减小。參考图19至27，说明用于制造具有至少横向绝缘的半导体台面的半导体组件 1000的方法的其他实施例。这些图示出在特定方法步骤期间或之后通过半导体本体100的
垂直剖面。參考图19，提供半导体本体100。半导体本体100包括第一表面101和与第一表面相对的第二表面102。根据ー个实施例，半导体本体100包括两个不同掺杂的半导体层第一半导体层 110以及第一半导体层110顶部上的第二半导体层120。分別地，第一半导体层110例如是半导体基板，且第二半导体层120例如通过在基板110上生长且彼此堆叠的说明性的ー个或更多外延层2形成。如上面參考图IA所解释，两个半导体层110、120可以具有不同的掺杂浓度和/或掺杂类型。第一和第二层110和120的掺杂的掺杂类型能够相同或能够互补， 使得在第一层110和第二层120之间形成基本水平的pn结14。备选地，半导体本体100可以具有均勻的基本掺杂。在示例性实施例中，第一半导体层110比第二半导体层120更高掺杂。參考图20，形成从第一表面101延伸到半导体本体100中的至少ー个绝缘沟槽 IOS1UOS20典型地，绝缘沟槽103” 10 例如使用博施(Bosch)エ艺蚀刻到半导体本体100中。在水平平面中，该至少ー个绝缘沟槽103^10 可以以很多不同方式实现，S卩，具有很多不同几何形状。如上面參考图2至4所示的实施例所解释，所示绝缘沟槽103^10 可以是基本圈形的。因此，在垂直剖面中彼此分离的两个绝缘沟槽103^10 可以对应于ー 个相连的绝缘沟槽103^10 的部分。
注意所示的垂直剖面典型地仅对应于通过半导体本体100的一部分。半导体组件 1000可以包括在半导体本体100中在水平平面中限定半导体台面区域100a、100b和IOOc 的阵列的多个绝缘沟槽103^101。阵列至少在水平区域中可以是规则的。在其他实施例中，取决于需要在其中形成的半导体结构，半导体台面区域100a、IOObUOOc在水平平面中具有不同的形状和/或大小。如图20所示，绝缘沟槽103^10 典型地延伸完全通过外延层120且部分地延伸到基板110中。因此，至少在所示的垂直剖面中，外延层120被细分为不同的部分h、2b和 2c。当所示的绝缘沟槽103”1032对应于单个绝缘沟槽103”1032的部分吋，外延层120的部分加、2c也典型地相连。在示例性实施例中，每个半导体台面区域100a、IOObUOOc包括pn结14的一部分 14a、14b、14c。pn结14a、14b、14c例如可以在最终的半导体组件1000中形成相应ニ极管结构或晶体管结构的一部分。尤其是，可以不同地形成高长宽比的绝缘沟槽103^101。在第一步骤中，可以使用例如光刻胶、氧化硅或氮化硅硬掩膜的蚀刻掩膜蚀刻在所示垂直剖面的水平方向基本在所示的绝缘沟槽103^10 的外部侧壁之间延伸的宽沟槽。此后，可以在宽沟槽的侧壁上形成氧化物层。这典型地通过热氧化和各向异性蚀刻完成以在第一表面101上留下硬掩膜的一部分的同时去除在宽沟槽的底部壁以及在第一表面101形成的热氧化物。宽沟槽的侧壁上的氧化物层和热氧化物的宽度基本匹配所示绝缘沟槽103^10 的所需宽度或所需宽度的一半。此后，使用选择性外延使用半导体材料填充宽沟槽。典型地例如通过CMPエ艺去除从第一表面101凸出的任意半导体材料。现在可以去除蚀刻掩膜和/或氧化物层。该エ 艺序列还导致如图20所示的结构。如上面參考图IE和5A所解释，半导体本体100稍后在第二表面102至少被减薄到绝缘沟槽IOS1UOS2以形成分离的半导体台面区域100a、100b、100c。因此，绝缘沟槽103” 1032典型地蚀刻到大于半导体本体100的最终垂直厚度约5%至约30%、更典型地约15% 至约25 %的垂直深度d2。半导体本体100的最终垂直厚度可以小于IOOMm或甚至小于50Mm。 在处理期间，这种垂直延伸的晶片典型地被支撑。因此，在减薄之前，半导体本体100的垂直扩展Cl1典型地例如大于约250Mm。在减薄之前，半导体本体100的垂直延伸Cl1典型地例如约为700Mm。此后，至少在绝缘沟槽103”1032的一个侧壁上、典型地在绝缘沟槽103”1032的所有侧壁上形成第一绝缘层21。图21中说明所得的半导体组件1000。在示例性实施例中，绝缘沟槽IOS1完全填充以第一绝缘层21，而第一绝缘层21仅覆盖绝缘沟槽10 的侧壁。然而，这仅是ー个示例。典型地，在公同エ艺中形成半导体组件 1000的绝缘沟槽103^10 以减小エ艺复杂度。因此，半导体组件1000的绝缘沟槽103i、 1032可以具有相同的结构。绝缘沟槽10 的内部部分，即剩余沟槽填充以填充材料22，如上面例如參考图IC 所解释，该填充材料可以是绝缘材料或电学导电材料，诸如是非晶或多晶半导体材料，例如多晶硅、比如铜或钨的金属、硅化物或碳。使用不同于第一绝缘层21的材料的材料填充绝缘沟槽10 的内部部分可以减小机械应力。因而，可以减小在进ー步处理中破坏半导体本体100的风险。
第一绝缘层21可以通过热氧化和/或通过沉积和随后的平面化工艺形成。填充材料22典型地通过沉积和随后的平面化工艺形成。这允许绝缘沟槽10 的基本无腔填充。 因此，可以进ー步减小在进ー步处理中破坏半导体本体100的风险。如图22所示，绝缘沟槽103^10 可以是逐渐变细的。因此，与更靠近第一表面 101的相应上部相比，绝缘沟槽103”1032的水平延伸可以在绝缘沟槽103”1032的下部中较小。这可以通过博施工艺实现。取决于半导体组件1000的功能，诸如源极或发射极区域的多个半导体区域或半导体区可以附加地在外延层120的部分2a、2b和2c中由第一表面101形成。在每个半导体台面区域IOOaUOOb和IOOc中或上，可以形成诸如电阻器、电容器、ニ极管和晶体管或甚至完整电路系统的有源和/或无源电组件。例如，可以在半导体台面100a、IOOb和IOOc其中至少ー个中形成MOSFET结构。除了附加半导体区之外，可以在第一表面101上或在从第一表面101延伸到相应半导体台面100a、100b、IOOc的沟槽中形成绝缘栅电极结构。为清楚起见，这些结构在图22中没有示出。此后，在第一表面101上形成具有与至少ー些半导体区接触的导电直通接触10a、 IObUOc的例如磷硅酸盐玻璃(PSG)层的层间电介质8。图23中说明所得的半导体组件 1000。再者，可以在第一表面101上形成半导体台面100a、IOObUOOc其中至少两个之间的布线(在图ぬ中未示出)。此后，可以在第一表面101上形成至少ー个金属化或端子55以接触分別在半导体台面IOOaUOOb和IOOc中形成的电子组件和电路。图M中说明所得的半导体组件1000。为清楚起见，在图M中仅说明例如形成用于晶体管结构的源极金属化和/或用于IGBT结构和/或ニ极管结构的发射极金属化的ー个金属化55。取决于最终半导体组件 1000的功能，多个金属化可以布置在第一表面101上。例如，漏极金属化和栅极金属化可以附加地布置在第一表面101上。在其他实施例中，漏极金属化和/或栅极金属化稍后与源极金属化阳相对布置。如上面參考图1至18所解释，在这些实施例中，可以附加地提供通过半导体本体的通孔区域，用于接触靠近第一表面101形成的栅电极到与第一表面101相对形成的栅极金属化。在其他实施例中，可以提供通过半导体本体的附加通孔区域以连接其他电极到要在背表面102’上形成的附加金属化。现在，典型地完成了从第一表面101的半导体组件1000的处理。对于减薄和进ー步背面处理，半导体本体100此后典型地安装在载体系统60上， 其中第一表面101例如被胶合到玻璃基板或玻璃晶片60。如果半导体本体100的最终厚度大于约200Mffl，则半导体本体100还可以安装在箔片或者在没有任意载体系统的条件下被
进ー步处理。此后，从第二表面102去除半导体本体100的半导体材料以分别露出第一绝缘层 21和绝缘沟槽103”1032的底部部分且形成背表面102’。因此，分別形成至少位于在垂直剖面中、少彼此分离且通过绝缘沟槽103”1032和第一绝缘层21彼此横向绝缘的半导体台面100a、100b、100c。图25中说明所得的半导体组件1000。在示例性实施例中，半导体台面100a、100b、IOOc其中每ー个分別包括外延层120的一部分h、2b和2c以及基板110的相应接合部分la、lb、lc。
通过去除半导体本体的半导体材料，半导体本体100被减薄到第一表面101和背表面102’之间的最终垂直厚度d3。绝缘沟槽103^10 的最下面的部分可以在该エ艺期间去除。例如，最终垂直厚度d3可以比绝缘沟槽103^10 的垂直蚀刻深度d2小约5%至 30%，更典型地小约为15%至约25%。根据ー个实施例，通过去除半导体本体100的半导体材料，半导体本体100被减薄到第一表面101和背表面102’之间的垂直厚度d3，其小于约50Mffl，例如约40Mffl。当半导体本体100附着到诸如玻璃晶片的足够稳定的载体系统60吋，能够制造具有极薄半导体本体 100的半导体组件1000。这对于低压应用是尤其感兴趣的。去除半导体本体100的半导体材料典型地通过例如研磨或抛光、CMPエ艺等的机械减薄和化学和/或等离子体蚀刻的組合实现以实现背表面102’的足够低的表面粗糙度。 例如，研磨エ艺用于去除半导体材料的大部分。此后，蚀刻可以用于进ー步去除半导体本体 100的半导体材料例如几个微米，直到到达半导体本体100的所需最终垂直厚度d3。半导体材料可以被选择性地蚀刻到第一绝缘层21和/或填充材料22。在本实施例中，第一绝缘层21和/或填充材料22可以稍微从背表面102’凸出。根据ー个实施例，去除半导体本体100的半导体材料实施为使得背表面102’基本是无划痕的。例如，背表面102’的表面粗糙度典型地低于50nm，更典型地低于lOnm，且甚至更典型地低于lnm。因此，促进背表面102’上的稍后的沉积。根据另ー实施例，去除半导体本体100的半导体材料实施为使得第一绝缘层21和 /或填充材料22不露出。在本实施例中，在去除半导体本体100的半导体材料之后，半导体材料的薄层覆盖第一绝缘层21和/或填充材料22。薄层可以在稍后的步骤中完全氧化。參考图沈，第二绝缘层31’沉积在背表面102’上，使得第二绝缘层31’分別延伸到第一绝缘层21且与第一绝缘层21邻接。因此，形成通过第一绝缘层21和第二绝缘层 31’彼此绝缘的半导体台面100a、100b、100c。典型地，第二绝缘层31’被无掩膜地沉积在背表面102’上。因而，半导体台面 100a、100b、IOOc在背表面102’上通过第二绝缘层31’完全绝缘。在示例性实施例中，至少中间的半导体台面IOOb通过绝缘沟槽103”1032的侧壁上的第一绝缘层21和第二绝缘层 31'形成的绝缘结构在侧壁和背表面102'上完全绝缘。这还应用于这种实施例在去除半导体本体100的半导体材料之后，第一绝缘层21和/或填充材料22稍微凸出背表面102'。 在这些实施例中，第二绝缘层31'还形成在第一绝缘层21和填充材料22上且与第一绝缘层21和填充材料22直接接触。在去除半导体本体100的半导体材料之后半导体材料的薄层覆盖第一绝缘层21和可选的填充材料22的实施例中，第二绝缘层31'典型地通过半导体材料的阳极氧化形成，使得第二绝缘层31'邻接第一绝缘层21和可选的填充材料22。和第二绝缘层31 —祥，第二绝缘层31'可以完全覆盖最终制造的半导体组件中的背表面102'。备选地，沉积的第二绝缘层31'可以在稍后部分地凹陷(recess)，使得绝缘层31'的剰余部分31形成最终制造的半导体组件中的第二绝缘层31。在两种情况中，半导体台面100a、100b、100c其中至少ー个(例如中间的半导体台面100b)在背表面102'被邻接第一绝缘层21的第二绝缘层31完全覆盖。因此，在半导体台面IOOb中形成的半导体结构与相邻半导体台面IOOaUOOc绝缘。这至少减小半导体台面100a、100b和IOOc之间的泄露电流和不希望的串扰。结合图19至沈解释的ェ艺因此可以用于制造集成电路，其中在绝缘半导体台面100a、100b和IOOc或绝缘半导体阱100a、100b、IOOc中实现不同功能。此后，可以在第二绝缘层31上沉积例如金属层的稳定层56’。图27中说明所得的半导体组件1000。在示例性实施例中，在半导体台面IOOb中形成的半导体结构通过绝缘沟槽103” 10 的侧壁上的第一绝缘层21和第二绝缘层31形成的绝缘结构与相邻半导体台面100a、 100c绝缘。因此，半导体台面100a、IOOb和IOOc之间的泄露电流和不希望的串扰至少被减现在可以从载体系统60去除半导体组件1000。典型地，在公共晶片上并行地形成多个半导体组件1000，该公共晶片可以在从载体系统60去除公共晶片之前或之后被切割成各个半导体本体(芯片)。也可以使用SOI技术制造如图沈和27所示的类似半导体组件。例如，深垂直沟槽可以蚀刻到SOI晶片的掩埋氧化物层且填充以电介质材料。因此，还可以形成绝缘阱。然而，由干与正常晶片相比SOI晶片更高的价格，该制作方法更昂贵。再者，不仅仅是在SOI技术中使用的氧化硅和蓝宝石可以用作此处解释的方法中的第二绝缘层31的材料。取决于应用和半导体本体的半导体材料，可以根据机械和/或热准则选择第二绝缘层31的材料。例如，诸如氮化铝(A1N)、类金刚石碳等的高热导率的电介质材料或诸如SiCOH等的已知为C掺杂氧化物(CDO)或有机硅玻璃(OSG)的有机硅电介质可以用作第二绝缘层31的材料以从半导体组件1000去除过剩的热。再者，可以更好地调适半导体材料和第二绝缘层31的材料的热膨胀系数。因此，在半导体组件1000的操作和/ 或将其背面102’焊接到引线框架期间，热应カ减小。例如，氮化铝可以用作硅半导体本体 100上的第二绝缘层31的材料以在变化的温度实现高热传导和低热应力。如上面參考图IF至IG所解释，典型地在相对低的温度，比如低于600°C或甚至低于400°C的温度执行沉积第二绝缘层31以保护靠近第一表面101的已经形成的结构。用于低温形成第二绝缘层31的其他合适的材料是硼硅玻璃、旋涂玻璃、有机硅(silicone)、聚酰亚胺、聚对ニ甲苯基或聚苯并环丁烯、固化树脂(例如诸如SU8的固化环氧树脂)或其他合成材料。当然，诸如氮化硅的半导体技术的其他标准电介质材料也可以作为第二绝缘层31 沉积。再者，第二绝缘层31可以通过流电(galvanic)氧化形成。根据ー个实施例，制造的半导体组件1000包括具有第一表面101和与第一表面 101相対的背表面102’的半导体本体100以及在半导体本体100中形成的至少ー个绝缘沟槽103^101。第一绝缘层21在该至少ー个绝缘沟槽103”1032的至少ー个侧壁上从第一表面101延伸到背表面102’。第二绝缘层31沉积在背表面102’上且包括氮化铝、类金刚石碳、硼硅玻璃、旋涂玻璃、有机硅电介质、有机硅、聚酰亚胺、聚对ニ甲苯基或聚苯并环丁烯以及固化树脂或其他合成材料其中至少ー个。第二绝缘层31还可以是例如通过阳极氧化形成的氧化物。在半导体本体100中形成通过第一绝缘层21彼此横向绝缘的至少两个半导体台面100a、100b、100c。两个半导体台面100a、100b、IOOc其中至少ー个通过第二绝缘层31在背表面102’上完全绝缘。因此，提供具有在半导体台面100a、100b、100c之间的低串扰和低泄露电流的半导体组件1000，典型地是IC。典型地，至少ー个绝缘层沟槽103^10 基本是无孔洞的。例如，第一绝缘层21仅覆盖至少ー个绝缘沟槽103^10 侧壁且剰余沟槽填充以不同的电介质材料或导电材料。
半导体组件1000典型地形成具有通过分别布置在相应绝缘沟槽103”1032内和相应绝缘沟槽103”1032的侧壁的第二绝缘层31和第一绝缘层21彼此绝缘的多个半导体台面100a、100b、IOOc的集成电路。下面參考图30至33解释其他示例。參考图28和四，解释用于制造半导体组件的其他实施例。在背表面102’上沉积第 ニ绝缘层31之后，如上面參考图沈解释，第二绝缘层31可以部分地凹陷以在背表面102’ 上露出半导体台面100a、IOOb和IOOc其中至少ー个。图28中说明具有示例性露出的半导体台面IOOb的所得半导体组件1002。在第二绝缘层32形成之前或之后，可以应用使用例如P、As、Sb、B的接触或发射极注入。此后，可以在背面102’上形成与露出的半导体台面IOOb欧姆接触的金属化56。 因此，形成背面接触56。图四中说明所得的半导体组件1002。背面接触56例如可以形成用于MOSFET结构的漏电极或用于IGBT结构的集电极电极。金属化56可以通过沉积形成且可以完全覆盖背表面102’。在其他实施例中，金属化56被结构化，使得在背面102’上形成不同的接触。例如，如上面參考图9所解释，可以在背面102’上形成栅电极和漏电极。当绝缘沟槽10 填充以导电材料22吋，这种填充还可以在背面102’凹陷且用作布置在背面102’上的栅极金属化和与第一表面101相邻布置的ー个或更多栅电极之间的直通接触。也可以使用SOI技术制造如图四中所示的类似半导体组件。例如，深垂直沟槽可以蚀刻到SOI晶片的局域掩埋氧化物层且填充以电介质材料。然而，由于SOI晶片的相对高的价格，该制作方法更昂贵。參考图30，解释可以使用此处解释的方法制造的另一半导体组件2000。半导体组件2000类似于半导体组件1002，且还包括两个绝缘沟槽103^10 和在背表面102’上布置且部分凹陷的第二绝缘层31。绝缘沟槽103”1032和第二绝缘层31形成将半导体台面 IOOaUOOb和IOOc彼此绝缘的绝缘结构。然而，通过半导体组件2000的半导体本体100的
垂直剖面更加细化。由于绝缘结构，分別在半导体组件2000的相应部分200a、200b、200c和半导体台面IOOaUOOb和IOOc中形成电学去耦(decouple)的三个不同电路。在示例性实施例中，仅半导体台面IOOc与形成在部分200c中形成的功率n-MOSFET的金属化的背面金属化56欧姆接触。背面金属化56可以由铜(Cu)制成，其经由可选的接触和阻挡层M与由半导体台面IOOc的下部Ic形成的漏极区域M接触，且层M例如由铝、钛或银制成。在垂直沟槽中布置从第一表面101延伸到半导体台面IOOc中的多个栅电极61和场板63。栅电极61和场板63通过栅和场电介质62与η型漂移区域2c、ρ型体区域3c和η+型源极区域51绝缘。在第一表面101上，层间电介质8布置有连接源极和体区域51、3c到层间电介质8上的源极金属化55c形成的源极端子55c或源电极55c的直通接触12c。源极金属化55c还可以由铜制成且可以覆盖以例如NiP的保护层11c。为清楚起见，在图30中没有示出MOSFET 的栅极金属化。典型地，半导体组件2000形成包括部分200a和200b中的其他电路的IC。这些电路可以是通过直通接触10a、10b连接到相应金属化55a (具有可选的保护层Ila)和5 (具有可选的保护层lib)的功率电路或逻辑电路或测量电路。示例性半导体区如和4b可以是η型的且示例性半导体区3a和；3b可以是ρ型的。然而，掺杂关系可以倒置。再者，半导体台面IOOaUOOb的详细结构典型地依赖于IC的所需功能。为了促进IC的正面接触， 金属化55a、5 和55c典型地通过例如IMID层的绝缘层17彼此分离且与另外的栅极金属化(在图30中未示出)分离。參考图31，解释可以使用此处解释的方法制造的另一半导体组件3000。半导体组件3000类似于半导体组件1002，但是在所示的垂直剖面中包括三个绝缘沟槽103^103” 10も。第二绝缘层31布置在背表面102’上且部分凹陷。绝缘沟槽103^10 , 10 和第二绝缘层31形成将半导体台面IOOaUOOb和IOOc彼此绝缘的绝缘结构。为清楚起见，在图31中仅说明右边部分的半导体组件3000的有源区域。在示例性实施例中，半导体器件3000可以操作为TEDFET (沟槽延伸漏极场效应晶体管)。因此，半导体本体100包括半导体台面IOOa中的垂直MOSFET结构。为清楚起见，在图31中仅说明了垂直MOSFET结构的最右边的部分。通过栅极电介质区域62a与相邻半导体区域2a、3a 绝缘的栅电极61a从第一表面101通过ρ型体区域3a延伸且部分地延伸到与体区域3a — 起形成pn结1 的η-型漂移区域加。η+型源极区域51和ρ+型体接触区域(在图31中未示出)嵌入在体区域3a中且与由符号S表示的源极金属化欧姆接触。漂移区域加经由漏极接触区域Ia与漏极金属化56欧姆接触。漏极接触区域Ia典型地在减薄半导体本体 100之后例如通过注入和后续内驱エ艺或退火エ艺由背表面102’形成。在另ー实施例中， 如图31中的点划线所示，可选的η+型半导体区域lb、lc还分别布置在半导体台面IOOb和半导体台面IOOc中。如參考图19所解释，例如当初始提供的半导体本体100包括η+型半导体基板和布置在其上的η型外延层时，这种半导体组件的制造甚至可以更简単，因为不需要在背表面102’的附加注入エ艺。另外，在半导体台面IOOb中，靠近相邻半导体台面IOOa中形成的MOSFET结构形成漂移沟道控制结构。可以是η-型或P-型的漂移控制区域2b与漂移区域加相邻布置。 漂移控制区域2b通过布置在绝缘沟槽IOS1且延伸到第二绝缘层31的第一绝缘层21与漂移区域加介电绝缘。因此，漂移控制区域2b还与漏极金属化56绝缘。漂移控制区域2b 的功能是在MOSFET结构处于其导通状状态时控制漂移区域加中沿着绝缘沟槽IOS1的第一绝缘层21的传导沟道。漂移控制区域2b因此用于减小整体晶体管组件的导通电阻。不像在通常MOSFET中，不管MOS晶体管结构的类型如何，半导体组件3000的漂移区域加可以是η掺杂或ρ掺杂的。例如，如果在η型MOSFET结构中，漂移区域加是η掺杂的，则累积沟道沿着绝缘沟槽IOS1的第一绝缘层21形成且由漂移控制区域2b控制。在本实施例中，绝缘沟槽IOS1的第一绝缘层21也分别称为累积层和累积氧化物。如果漂移区域加是η型MOSFET结构中的ρ掺杂，则如果组件处于导通状态，反转沟道在漂移区域加中沿着绝缘沟槽IOS1的第一绝缘层21形成。像常规MOSFET —祥，如果电压施加在源极区域51和由半导体台面IOOa的下部Ia形成的漏极区域M之间以及源极和漏极金属化S、56 之间，且如果合适的电势施加于栅电极61a(其影响源极区域51和漂移区域加之间的体区域3a中的传导沟道)，该组件处于其导通状态。在η型MOSFET结构中，要施加在漏极区域 54和源极区域51之间以切換组件处于其导通状态的电压是正电压，且与源极电势相比，栅极电势是正电势。如果半导体组件3000处于其导通状态，在漂移控制区域2b中需要电荷载流子以在漂移区域加中沿着绝缘沟槽IOS1的第一绝缘层21形成累积或反转沟道。在具有η型MOSFET结构的半导体组件3000中，在漂移控制区域2b中需要空穴以用于形成该传导沟道。 仅在组件处于其导通状态时需要漂移控制区域2b中的这些电荷载流子。如果组件处于其阻断模式，这些电荷载流子从漂移控制区域2b去除——等效于漂移区域加，空间电荷区或耗尽区在漂移控制区域2b中形成。就此而言，应当提及，漂移控制区域2b可以与漂移区域 2a具有相同的导电类型或可以是互补导电类型。如果组件处于其阻断模式或截止，从漂移控制区域2b移动的电荷载流子存储在集成电容器结构中，直到组件下一次导通。这种集成电容器结构在邻接漂移控制区域2b且对于η型组件是P掺杂的连接区域；3b中形成。而且，集成电容器结构能够部分地延伸到漂移控制区域2b。连接区域北和漂移控制区域2b用作集成电容器结构的绝缘的电极61b的载流子层。电极61b通过电介质层62b绝缘且在下文中也称为绝缘的电容器电极。为了向漂移控制区2b提供电荷载流子，如果组件第一次导通，即，如果集成电容器结构还未被充电，则漂移控制区域2b可以经由连接区域北分别耦合到栅极端子和栅极金属化G。在这种情况下，从在半导体组件400的操作中耦合到栅极端子G的栅极驱动器电路(图31中未示出)提供电荷载流子。在由绝缘沟槽10 的第一绝缘层21和第二绝缘层31绝缘的半导体台面IOOc中在ρ型半导体区3c和η型半导体区如之间形成ニ极管65。ニ极管65耦合在栅极端子G和连接区域北之间且用于防止在栅极端子G的方向对漂移控制区域2b放电。 由于绝缘沟槽103”1032的第一绝缘层21和第二绝缘层31形成的绝缘结构绝缘半导体台面100b，防止了漂移控制区域2b向相邻半导体区域IaJa和2c的放电。在示例性实施例中，在形成集成电路的半导体组件3000的相应部分300a、300c中形成通过第一表面101上的布线电学去耦的两个不同的电路，即TEDTFET和ニ极管65。在其他实施例中，栅极驱动器电路和其他电路也可以被集成，典型地在其他绝缘的半导体台面中形成。參考图32解释示例。图32的垂直剖面中说明的半导体组件3002类似于半导体组件3000且也使用此处解释的方法形成。然而，半导体组件3000还包括用于对在绝缘沟槽IOS1中形成的累积氧化物21充电的电路。在示例性实施例中，在至少通过绝缘沟槽1033、10；34的第一绝缘层 21并通过邻接的第二绝缘层31与其他半导体台面100a、IOObUOOc绝缘的绝缘半导体台面 IOOd中形成用于对漂移控制区域2b进行充电的电路。用于对累积氧化物充电的电路包括由电介质区域62d绝缘的电极61d。电极61d以及ρ+型半导体区5d和邻接的η+型半导体区^d与附图标记D指示的漏极金属化连接。在邻接半导体区5d和55d的ρ型半导体区域3d以及η型半导体区域2d之间形成ニ极管67。如附图标记DCR指示，邻接η型半导体区域2d的η+型半导体区6d与由经由未示出的布线对累积氧化物进行充电的电路充电的漂移控制区域2b相连。绝缘半导体台面IOOc包括在充电栅极端子CHG和源极端子S之间连接的Z ニ极管66。注意图32中示出的示例性电路系统典型地包括分别在另外的绝缘半导体台面中布置的其他电路和组件。例如，如图31中说明的另一二极管65典型地也集成且连接在栅极端子G和充电栅极端子CHG之间。再者，可以在相应的绝缘半导体台面中附加地形成温度測量电路和/或电流测量电路。因此，可以提供具有低串扰和/或低泄露电流的复杂IC。參考示出通过半导体本体100的垂直剖面的图33，解释其它半导体组件3004。半导体组件3002类似于半导体组件3000、3002且也可以使用此处解释的方法形成。为清楚起见，在图33中仅示出半导体组件3004的最右边的部分。因为漂移控制区域2b与漏极区域(在图33中未示出)电学绝缘且处于背表面102’，存在电荷载流子在漂移控制区域2b中累积的风险。在η掺杂漂移控制区域2b的情况下，当组件处于阻断模式时，考虑漂移控制区域2b中的热电荷载流子的产生，可以产生电子和空穴，空穴经由连接区域北传导离开， 而电子保留在漂移控制区域2b中且可以长期负充电漂移控制区21。为了防止漂移控制区域2b的这种充电，漂移控制区域2b能够经由例如半导体本体100的边缘区域104中的诸如ニ极管等的整流器元件69连接到漏极金属化56。在示例性实施例中，在布置在绝缘沟槽1032、10も之间的横向绝缘的半导体台面IOOf中形成边缘区域104。类似于上面參考ニ极管65的图31所解释，整流器元件69也可以在半导体台面 IOOf内作为ニ极管69形成。典型地，沿着边缘13存在多重晶格缺陷，缺陷带来沿着边缘13的半导体本体的足够的导电性。晶格缺陷源于分割，例如，将晶片切割分开成各个半导体本体。由于绝缘沟槽 1033的第一绝缘层21，避免了晶格缺陷到有源区域的进ー步的漂移且因而増加了半导体组件3004的可靠性。靠近第一表面101，半导体本体100的边缘区域104典型地处于与背面相同的电势，例如，处于漏电势。当半导体组件3004处于阻断模式时，连接区域北处于明显低于漏极电势的电势。当组件处于阻断模式时，边缘区域104因而处于漏极电势，而连接区域;3b 处于明显更低的电势。当组件处于阻断模式时，经由整流器元件69，连接区4b大约处于漏极电势。考虑组件处于阻断模式时连接区域北和连接区4b之间的电势差，如虚线25示意性示出，在横向在漂移控制区域2b中形成空间电荷区。空间电荷区承受电压差。为了影响电场，可以提供场板10，其中一个场板连接到半导体台面IOOb的连接区4b且ー个场板经由 ニ极管69连接到半导体台面IOOf的连接区6f。比漂移控制区域2b更高掺杂的可选的半导体区域Ib确保漂移控制区域2b在漏极端，即，靠近背表面102’，在所有点处于相同的电势。应当指出，代替使用场板10的边缘终止，可以使用原则上已知的其他边缘终止， 例如基于场环，部分或完全可耗尽的掺杂(VLD边缘、横向掺杂的变化)，具有绝缘、半绝缘或电活化层的覆盖、它们的組合以及它们与场板10的組合。整流器元件69能够实现为ニ极管，且在反方向可以不具有特別的高压阻断能力， 但是至少防止在漏极的方向累积电荷从漂移控制区21溢出。然而，为了防止在漂移控制区 2b中累积的电荷载流子(即在η掺杂组件的情况中为空穴)在组件驱动为导通状态的条件下经由整流器元件69流动离开，连接区4b能够被极高掺杂。典型地，类似于參考图31针对ニ极管65所解释，整流器元件69还集成在半导体本体100中。再者，半导体组件3004的边缘终止结构和边缘区域104也可以分别集成到上面參考图31和32解释的半导体组件3000和3002中。还可以使用此处描述的方法制造所得的半导体组件。如此处解释的用于制造半导体组件的方法具有以下公同工艺提供具有第一表面和与第一表面相対的第二表面的半导体本体；形成从第一表面延伸到半导体本体中的至少 ー个绝缘沟槽；在至少ー个绝缘沟槽的ー个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料；以及在通过从第二表面去除半导体材料形成的表面处形成延
24伸到第一绝缘层的第二绝缘层。典型地，形成通过第一绝缘层和第二绝缘层彼此绝缘的至少两个半导体台面。根据用于制造半导体组件的方法的一个实施例，该方法包括提供具有第一表面和与第一表面相対的第二表面的半导体本体；形成从第一表面延伸到半导体本体中的绝缘沟槽；在绝缘沟槽的一个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料以至少露出第一绝缘层的部分或者至少去除第一绝缘层的部分；以及在第二表面上形成延伸到第一绝缘层的第二绝缘层。典型地，在基本正交于第一表面的垂直剖面中形成至少两个绝缘沟槽以彼此分离半导体台面。备选地，通过蚀刻宽沟槽、通过绝缘体覆盖宽沟道的侧壁、从沟槽的底部去除绝缘体且典型地通过选择性外延使用单晶半导体材料填充空白空间形成两个绝缘沟槽或ー个绝缘沟槽的2个部分。根据用于制造半导体组件的方法的一个实施例，该方法包括提供具有第一表面和与第一表面相対的第二表面的半导体本体；形成从第一表面延伸到半导体本体中且在半导体本体的水平平面中限定半导体本体的通孔区域的绝缘沟槽；至少在绝缘沟槽的ー个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料以至少露出第一绝缘层的部分，以至少去除第一绝缘层的部分或在第一绝缘层和第二表面之间至少部分地留下厚度小于IMffl的半导体层；在第一表面的区域中在通孔区域上形成第一接触电极；以及在第二表面的区域中在通孔区域上形成第二接触电极。根据ー个实施例，该方法还包括在第二表面上形成延伸到第一绝缘层的第二绝缘広。根据ー个实施例，绝缘沟槽形成为封闭的环。典型地，通孔区域被绝缘沟槽围绕。而且，通孔区域可以布置在被绝缘沟槽围绕的半导体区域外部。根据ー个实施例，绝缘沟槽与半导体本体的边缘或布置在半导体本体上的划片线一起形成封闭的环。根据另ー实施例，从第二表面去除半导体材料，使得第一绝缘层露出。根据ー个实施例，该方法还包括形成第一绝缘沟槽，该第一绝缘沟槽形成第一封闭的环；以及形成第二绝缘沟槽，该第二绝缘沟槽形成第一封闭的环内的第二封闭的环，其中通孔区域布置在第一绝缘沟槽和第二绝缘沟槽之间。根据ー个实施例，该方法还包括向通孔区域引入掺杂剂原子。该掺杂剂原子例如可以经由绝缘沟槽和/或第一表面引入。根据ー个实施例，该方法还包括使用第一绝缘层完全填充绝缘沟槽。根据ー个实施例，该方法还包括在绝缘沟槽的侧壁上形成第一绝缘层使得剩余沟槽保留以及使用填充材料填充剩余沟槽。填充材料可以是电学导电材料。根据ー个实施例，该方法还包括在第一表面下方的通孔区域中形成掺杂接触区域，且制造第一接触电极，使得它接触掺杂接触区域。根据ー个实施例，该方法还包括在露出第一绝缘层之后在第二表面上在绝缘沟槽上制造绝缘。
根据ー个实施例，该方法还包括在通孔区域中制造接触沟槽；使用电学导电材料至少部分地填充接触沟槽；在第二表面露出导电材料；以及制造第二接触电极，使得第二接触电极接触导电材料。典型地，导电材料是金属或掺杂的多晶硅半导体材料。根据ー个实施例，绝缘沟槽和接触沟槽使用一个或更多共同的方法步骤制造。根据ー个实施例，该方法还包括制造电学连接到在第一表面的区域中的第一接触电极的栅电扱；在第一表面下方制造源极区域以及至少部分地在第一表面之上制造电学连接到源极区域且与栅电极电学绝缘的源电极；以及制造与第二表面上的第二接触电极电学绝缘的漏电极，从而形成MOS晶体管。根据ー个实施例，该方法还包括为半导体本体提供第一半导体层和第一半导体层的顶部上的第二半导体层，其中第一半导体层限定第二表面，且第二半导体层限定第一表面，且其中在第二半导体层中形成源极区域。根据半导体组件的一个实施例，该组件包括具有第一表面和第二表面的半导体本体；第一表面的区域中的第一接触电极；第二表面的区域中的第二接触电极；在第一和第二接触电极之间延伸的半导体通孔区域；以及在半导体本体的水平方向将通孔区域与半导体本体的其他区域分离的绝缘层。根据ー个实施例，半导体组件实现为MOS晶体管，还包括电学连接到第一表面的区域中的第一接触电极的栅电极；布置在第一表面下方的源极区域；电学连接到源极区域、与栅电极电学绝缘且至少部分地布置在第一表面上方的源电极；以及与第二表面上的第二接触电极电学绝缘的漏电极。尽管已经公开了本发明的各种示例性实施例，对于本领域技术人员而言，很明显， 可以在不偏离本发明的精神和范围的条件下做出各种变化和修改，这些变化和修改将实现本发明的ー些优点。对于本领域技术人员而言很明显，可以适当地替换执行相同功能的其他组件。应当提及，即使在没有明确提及的情况下，參考特定图解释的特征可以与其他图的特征组合。而且，本发明的方法可以使用适当的处理器指令以全软件实现方式或以利用硬件逻辑和软件逻辑的组合的混合实现方式实现以获得相同的結果。对于发明概念的这种修改旨在被所附权利要求所覆盖。术语“下”、“下方”、“底下”、“之上”、“上”等空间相对术语用于描述的简单以解释一个元件相对于另一元件的定位。除了与图中示意的取向不同的取向之外，这些术语还旨在涵盖器件的不同取向。诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等但也不限于此。贯穿说明书，相似的术语表示相似的元件。当在此使用吋，术语“具有”、“含有”、“包括”、“包含”等是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境明确指明，否则冠词“一”、“一个”和“该” _在包括复数和単数。考虑上述范围的变型和应用，应当理解，本发明不受上述说明书限制，也不受附图限制。而是，本发明仅由所附权利要求及其合法等价限制。
权利要求
1.一种用于制造半导体组件的方法，包括提供具有第一表面和与第一表面相対的第二表面的半导体本体； 形成从第一表面进入到半导体本体中的绝缘沟槽； 至少在绝缘沟槽的一个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料以露出第一绝缘层的底部部分且形成背表面；以及在背表面上沉积第二绝缘层，使得，形成通过第一绝缘层和第二绝缘层彼此绝缘的至少两个半导体台面。
2.根据权利要求1所述的方法，其中该第二绝缘层包括氧化硅、氮化硅、氮氧化硅、氮化铝、类金刚石碳、硼硅玻璃、旋涂玻璃、有机硅、聚酰亚胺、聚对ニ甲苯基或聚苯并环丁烯、 有机硅电介质、合成材料和固化树脂其中至少ー个。
3.根据权利要求1或2所述的方法，其中第一绝缘层完全填充该绝缘沟槽。
4.根据权利要求1或2所述的方法，还包括在沉积第二绝缘层之前使用导电材料填充绝缘沟槽。
5.根据权利要求1或2所述的方法，其中该第二绝缘层被无掩膜地沉积在背表面上。
6.根据权利要求1或2所述的方法，其中形成绝缘沟槽包括博施工艺。
7.根据权利要求1或2所述的方法，其中绝缘沟槽形成封闭的环。
8.根据权利要求1或2所述的方法，其中去除半导体本体的半导体材料包括研磨、抛光、CMPエ艺和蚀刻其中至少ー个。
9.根据权利要求1或2所述的方法，其中通过去除半导体本体的半导体材料，半导体本体被减薄到小于约50Mm的第一表面和背表面之间的垂直厚度。
10.根据权利要求1或2所述的方法，其中该半导体本体包括外延层且其中该绝缘沟槽完全蚀刻通过该外延层。
11.根据权利要求1或2所述的方法，其中通过去除半导体本体的半导体材料，半导体本体被减薄到第一表面和背表面之间的垂直厚度，其中绝缘沟槽被蚀刻到垂直深度，且其中该垂直厚度比该垂直深度小约5%至30%。
12.根据权利要求1或2所述的方法，还包括在去除半导体本体的半导体材料之前，在载体系统上通过第一表面安装半导体本体。
13.根据权利要求12所述的方法，其中在载体系统上安装半导体本体包括将半导体本体附着到玻璃基板。
14.根据权利要求1或2所述的方法，还包括以下步骤其中至少ー个 在至少两个半导体台面其中至少ー个中形成ニ极管结构；在至少两个半导体台面其中至少ー个中或上形成电容结构； 在至少两个半导体台面其中至少ー个中形成晶体管结构； 在第一表面上和至少两个半导体台面其中至少ー个上形成栅电极结构； 形成从第一表面延伸到至少两个半导体台面其中至少ー个中的沟槽栅电极结构； 在第一表面上形成至少两个半导体台面之间和/或到ニ极管结构和/或到电容结构和 /或到晶体管结构和/或到栅电极结构和/或到沟槽栅电极结构的布线。
15.根据权利要求1或2所述的方法，还包括以下步骤其中至少ー个部分地去除第二绝缘层以在背表面上露出至少两个半导体台面其中至少ー个；以及在背表面上形成与至少两个半导体台面其中至少ー个欧姆接触的金属化。
16.一种用于制造半导体组件的方法，包括提供具有第一表面和与第一表面相対的第二表面的半导体本体； 蚀刻从第一表面部分地进入到半导体本体中的绝缘沟槽； 在绝缘沟槽的ー个或更多侧壁上形成第一绝缘层；处理第二表面包括研磨、抛光、CMPエ艺和蚀刻其中至少ー个以露出第一绝缘层；以及在处理的第二表面上沉积延伸到第一绝缘层的第二绝缘层。
17.根据权利要求16所述的方法，其中至少两个半导体台面在半导体本体中形成，其通过第一绝缘层彼此横向绝缘。
18.根据权利要求17所述的方法，其中在完成处理半导体组件之后，两个半导体台面其中至少ー个通过第二绝缘层在处理的第二表面上完全绝缘。
19.根据权利要求17或18所述的方法，在处理第二表面之前还包括以下步骤其中至少一个在至少两个半导体台面其中至少ー个中或上形成电子组件； 在第一表面上形成至少两个半导体台面之间和/或到电子组件的布线。
20.根据权利要求16或17所述的方法，还包括在处理第二表面之前完成从第一表面处理半导体组件。
21.根据权利要求16或17所述的方法，还包括在处理第二表面之前，在半导体本体中形成TEDFET结构，其中第一绝缘层形成TEDFET结构的累积氧化物。
22.—种半导体组件，包括具有第一表面和与第一表面相対的背表面的半导体本体；在半导体本体中形成且包括从第一表面延伸到背表面的第一绝缘层的至少ー个绝缘沟槽；沉积在半导体本体的背表面上的第二绝缘层，该第二绝缘层包括氮化铝、类金刚石碳、 硼硅玻璃、旋涂玻璃、有机硅电介质、有机硅、聚酰亚胺、聚对ニ甲苯基或聚苯并环丁烯、合成材料和固化树脂其中至少ー个；以及在半导体本体中形成的至少两个半导体台面，该至少两个半导体台面通过第一绝缘层彼此横向地绝缘，且两个半导体台面其中至少ー个通过第二绝缘层在背表面上完全绝缘。
23.根据权利要求22所述的半导体组件，其中该半导体组件是TEDFET，且其中该至少一个绝缘沟槽的第一绝缘层形成TEDFET的累积氧化物。
24.根据权利要求22或23所述的半导体组件，包括通过相应的绝缘沟槽和第二绝缘层彼此绝缘的多个半导体台面。
25.根据权利要求22或23所述的半导体组件，其中该至少一个绝缘沟槽是基本无孔洞的。
26.一种用于制造半导体组件的方法，包括提供具有第一表面和与第一表面相対的第二表面的半导体本体； 形成绝缘沟槽，其从第一表面延伸到半导体本体中且在半导体本体的水平平面中具有几何形状使得绝缘沟槽限定半导体本体的通孔区域；在绝缘沟槽的ー个或更多侧壁上形成第一绝缘层；从第二表面去除半导体本体的半导体材料以至少露出第一绝缘层的部分，以至少去除第一绝缘层的部分或至少部分地留下第一绝缘层和第二表面之间厚度小于IMffl的半导体层；在第一表面的区域中在通孔区域上形成第一接触电极；以及在第二表面的区域中在通孔区域上或部分地在通孔区域上形成第二接触电极。
27.根据权利要求沈所述的方法，还包括在第二表面(102)上形成第二绝缘层(31)，其延伸到第一绝缘层(21，22)。
28.根据权利要求沈或27所述的方法，其中绝缘沟槽形成封闭的环。
29.根据权利要求沈或27所述的方法，其中该通孔区域被绝缘沟槽围绕。
30.根据权利要求四所述的方法，其中该通孔区域布置在被绝缘沟槽围绕的半导体区域外部。
31.根据权利要求沈或27所述的方法，其中绝缘沟槽与半导体本体的边缘或布置在半导体本体上的划片线一起形成封闭的环。
32.根据权利要求沈或27所述的方法，其中从第二表面去除半导体材料，使得第一绝缘层露出。
33.根据权利要求沈或27所述的方法，还包括形成第一绝缘沟槽，该第一绝缘沟槽形成第一封闭的环；以及形成第二绝缘沟槽，该第二绝缘沟槽形成第一封闭的环内的第二封闭的环，其中通孔区域布置在第一绝缘沟槽和第二绝缘沟槽之间。
34.根据权利要求沈或27所述的方法，还包括将掺杂剂原子引入到通孔区域中。
35.根据权利要求34所述的方法，其中掺杂剂原子经由绝缘沟槽和/或第一表面引入。
36.根据权利要求沈或27所述的方法，还包括使用第一绝缘层完全填充绝缘沟槽。
37.根据权利要求沈或27所述的方法，还包括在绝缘沟槽的侧壁上形成第一绝缘层，使得剰余沟槽保留；以及使用填充材料填充剩余沟槽。
38.根据权利要求37所述的方法，其中填充材料是电学导电材料。
39.根据权利要求沈或27所述的方法，还包括在第一表面下方在通孔区域中形成掺杂接触区域；以及制造第一接触电极，使得它接触掺杂接触区域。
40.根据权利要求沈或27所述的方法，还包括在露出第一绝缘层之后在第二表面上在绝缘沟槽上制造绝缘。
41.根据权利要求沈或27所述的方法，还包括 在通孔区域中制造接触沟槽；使用电学导电材料至少部分地填充接触沟槽； 在第二表面露出导电材料；以及制造第二接触电极，使得第二接触电极接触导电材料。
42.根据权利要求41所述的方法，其中导电材料是金属或掺杂的多晶硅半导体材料。
43.根据权利要求41或42所述的方法，其中绝缘沟槽和接触沟槽使用一个或更多共同的方法步骤制造。
44.根据权利要求沈或27所述的方法，其中半导体组件是MOS晶体管，该方法还包括 制造电学连接到第一表面的区域中的第一接触电极的栅电扱；制造第一表面下方的源极区域以及电学连接到源极区域且与栅电极电学绝缘的至少部分在第一表面之上的源电极；以及制造与第二表面上的第二接触电极电学绝缘的漏电极。
45.根据权利要求44所述的方法，还包括为半导体本体提供第一半导体层和第一半导体层顶部上的第二半导体层， 其中该第一半导体层限定第二表面，且该第二半导体层限定第一表面；并且其中该源极区域在第二半导体层中形成。
46.ー种半导体组件，包括具有第一表面和第二表面的半导体本体； 第一表面的区域中的第一接触电极； 第二表面的区域中的第二接触电极； 在第一和第二接触电极之间延伸的半导体通孔区域；以及在半导体本体的水平方向限定通孔区域的绝缘层。
47.根据权利要求46所述的半导体组件，其中半导体组件实现为MOS晶体管，该半导体组件还包括电学连接到第一表面的区域中的第一接触电极的栅电极； 布置在第一表面下方的源极区域；电学连接到源极区域、与栅电极电学绝缘且至少部分地布置在第一表面之上的源电极；以及与第二表面上的第二接触电极电学绝缘的漏电极。
全文摘要
用于制造具有绝缘半导体台面的半导体组件的方法。用于制造半导体组件的方法包括提供具有第一表面和与第一表面相对的第二表面的半导体本体；蚀刻从第一表面部分地进入到半导体本体的绝缘沟槽；在绝缘沟槽的一个或更多侧壁上形成第一绝缘层；通过研磨、抛光和CMP工艺其中至少一个处理第二表面以露出第一绝缘层；以及在处理的第二表面上沉积延伸到第一绝缘层的第二绝缘层。
文档编号H01L21/768GK102543870SQ20111040839
公开日2012年7月4日 申请日期2011年12月9日 优先权日2010年12月10日
发明者A.莫德, A.迈泽, F.希尔勒, H.格鲁贝尔, H.罗特莱特纳 申请人:英飞凌科技股份有限公司