专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，尤其是涉及一种具有有源势垒结构的半导体器件。
背景技术：
在用于汽车、电动机驱动、音频放大器等的产品中存在如下情况通过布线等的 L(自感)负载产生逆电动势，输出晶体管的漏极(η型区)变为负电位。在这种情况下，存在如下问题根据该负电位，电子从漏极被注入到P型区，通过该P型基板从输出晶体管的形成区域向其它元件的形成区域移动，由此其它元件错误地进行动作。这样，为了抑制注入到ρ型基板的电子对周围的元件带来影响，例如研究出日本特开2009-177087号公报(专利文献1)所记载的半导体器件。该公报所公开的半导体器件以包围想要保护的CMOS (Complementary Metal Oxide kmiconductor :互补金属氧化物半导体)电路周围的方式设置有高浓度杂质扩散区域。对该高浓度杂质扩散区域施加接地电压。专利文献1 日本特开2009-177087号公报
发明内容
但是，在上述公报所公开的半导体器件中，尤其是若促进半导体器件的精细化，则有可能避免不了来自想要保护的电路周围的电路的电子注入。另外，作为与上述不同的对策，有在输出晶体管的形成区域与其它元件的形成区域之间形成有源势垒区域的方法。该有源势垒区域通过将具有浮动电位的P型区域和η型区域利用导电层进行欧姆连接而构成。也就是说，注入到ρ型基板的电子在ρ型基板内通过再耦合而消失或者被取入到有源势垒区域的η型区域。通过将电子取入到有源势垒区域的η型区域，该η型区域变为 +电位。在有源势垒区域，具有浮动电位的P型区域和η型区域利用导电层进行欧姆连接， 因此当该η型区域变为+电位时，为了将+电位抵消，而有源势垒区域的P型区域变为-电位。当有源势垒区域的P型区域变为-电位时，注入到P型基板的电子很难从-电位的P 型区域再向前行进。由此，电子很难从有源势垒区域到达其它元件形成区域，从而抑制了其它元件的错误动作。可是，特别是输出晶体管的形成区域与其它元件的形成区域的间隔变小时，即使设置有源势垒区域，注入到P型基板的电子也容易到达其它元件的形成区域，从而其它元件容易产生错误动作。本发明是鉴于上述问题而完成的。其目的在于提供一种抑制电子从输出晶体管的形成区域向其它元件的形成区域的移动的效果高、并能够抑制元件的错误动作的半导体器件。本发明的一个实施例的半导体器件具备半导体衬底、一对注入源元件、有源势垒结构、以及P型接地区域。上述半导体衬底具有主表面且在内部具有P型区域。上述一对注入源元件形成在P型区域上且形成在主表面上。上述有源势垒结构配置在主表面上被一对注入源元件夹持的区域上。上述P型接地区域是如下的区域形成在避开主表面上被一对注入源元件夹持的区域而与一对注入源元件和有源势垒结构相比更靠近主表面的端部侧， 并且与P型区域电连接，能够施加接地电位。上述P型接地区域在与一对注入源元件所夹持的区域相邻的区域上断开。本发明的其它实施例的半导体器件具备半导体衬底、一对注入源元件、有源势垒结构、P型接地区域以及η型区域。上述半导体衬底具有主表面且在内部具有P型区域。上述一对注入源元件形成在P型区域上且形成在主表面上。上述有源势垒结构配置在主表面上被一对注入源元件夹持的区域上。上述P型接地区域是如下的区域形成在避开主表面上被一对注入源元件夹持的区域而与一对注入源元件和有源势垒结构相比更靠近主表面的端部侧，并且与P型区域电连接，能够施加接地电位。上述η型区域配置在主表面上一对注入源元件的每一个与ρ型接地区域之间。本发明的另一实施例的半导体器件具备半导体衬底、一对注入源元件、有源势垒结构、η型接地区域以及ρ型接地区域。上述半导体衬底具有主表面且在内部具有ρ型区域。上述一对注入源元件形成在ρ型区域上且形成在主表面上。上述有源势垒结构配置在主表面上被一对注入源元件夹持的区域上。上述η型接地区域是配置在主表面上被一对注入源元件夹持的区域上的、能够施加接地电位的区域。上述P型接地区域是如下的区域形成在避开主表面上被一对注入源元件夹持的区域而与一对注入源元件、有源势垒结构及η 型接地区域相比更靠近主表面的端部侧，并且与P型区域电连接，能够施加接地电位。根据按照本发明的一个实施例的半导体器件，从一对注入源元件中的一方出来并注入到半导体衬底的内部(P型区域)的电子被吸引向P型接地区域。在此，P型接地区域在与一对注入源元件所夹持的区域相邻的区域上断开，因此抑制电子从一对注入源元件中的一方环绕到达另一方。根据按照本发明的其它实施例的半导体器件，从一对注入源元件中的一方出来并注入到半导体衬底的内部(P型区域)的电子被吸引向P型接地区域。在此，在P型接地区域与一对注入源元件的每一个之间配置有η型区域，该η型区域作为电阻而发挥功能，因此从一对注入源元件的一方出来并到达η型区域的电子很难从η型区域进入到一对注入源元件中的另一方。因此，抑制从一方的注入源元件出来并到达η型区域的电子环绕到达另一方的注入源元件。根据按照本发明的另一实施例的半导体器件，从一对注入源元件中的一方出来并注入到半导体衬底的内部(P型区域)的电子在向另一方的注入源元件行进的过程中到达 η型接地区域。到达η型接地区域的电子通过施加到该η型接地区域的接地电位而从半导体衬底吸引走，因此很难到达另一方的注入源元件。因此，能够抑制从一方的注入源元件出来并到达η型区域的电子进入另一方的注入源元件。
图1是本发明实施方式1所涉及的半导体器件的概要俯视图。图2是更详细地表示图1的注入源元件的结构的概要截面图。图3是更详细地表示图1的用虚线“III”包围的区域的结构的概要截面图。
图4是沿着图3的IV-IV线的部分的概要截面图。图5是沿着图3的V-V线的部分的概要截面图。图6是表示作为第一比较例的半导体器件的内部的电子的动作的概要截面图。图7是表示作为第二比较例的半导体器件的内部的电子的动作的概要截面图。图8是表示图6和图7结构的半导体器件具有有源势垒区域和吸引电子的ρ型区时来自注入源元件的电子的运动的概要截面图。图9是表示在图8的吸引电子的ρ型区如本实施方式1那样被断开时来自注入源元件的电子的运动的概要截面图。图10是本发明实施方式2所涉及的半导体器件的概要俯视图。图11是更详细地表示图10的用虚线“XI”包围的区域的结构的概要俯视图。图12是沿着图11的XII-XII线的部分的概要截面图。图13是详细地表示图10的用虚线“XI”包围的区域的与图11不同的变形例的结构的概要俯视图。图14是本发明的实施方式3所涉及的半导体器件的概要俯视图。图15是更详细地表示图14的用虚线“XV”包围的区域的结构的概要俯视图。图16是沿着图15的XVI-XVI线的部分的概要截面图。图17是沿着图15的XVII-XVII线的部分的概要截面图。图18是详细地表示图14的用虚线“XV”包围的区域的与图15不同的变形例的结构的概要俯视图。图19是沿着图18的XIX-XIX线的部分的概要截面图。图20是详细地表示将本发明的各实施方式组合得到的第一变形例的结构的概要俯视图。图21是详细地表示将本发明的各实施方式组合得到的第二变形例的结构的概要俯视图。图22是详细地表示将本发明的各实施方式组合得到的第三变形例的结构的概要俯视图。图23是详细地表示将本发明的各实施方式组合得到的第四变形例的结构的概要俯视图。附图标记的说明AB, AB 1、AB2有源势垒区域
ATD U ATD2 分支部(TAP 部)DR、DRl、DR2 注入源元件DRN漏极区域EI嵌入绝缘层EN η型外延层FI层间绝缘膜GE栅电极GI栅极绝缘膜GND 接地
I/O输入输出电路
NE嵌入η型扩散区域
NNR ιΓ扩散区域
NR η型扩散区域
PE嵌入ρ型扩散区域
PEDU PED2 端部
P⑶、P⑶l、PGD2p型接地区域
PPR P—扩散区域
PR P型扩散区域
PreDR预驱动器
PSR ρ型杂质区域
SO源极区域
SUB半导体衬底
TI沟槽分离结构
TR沟槽
TRS寄生晶体管
具体实施例方式以下、根据
本发明的实施方式。(实施方式1)首先，使用图1说明半导体衬底SUB的主表面上的各元件形成区域的配置。参照图1，本实施方式的半导体器件在半导体衬底SUB的主表面上例如具有电源电路的形成区域、逻辑电路的形成区域、输入输出电路I/O的形成区域、预驱动器I^reDR的形成区域、注入源元件(驱动器)DR的形成区域、以及ρ型接地区域PGD。这些形成区域分别通过例如由沟槽分离结构形成的元件分离结构而在半导体衬底SUB的主表面上彼此分
1 O在此，电源电路用于提供用来起动逻辑电路、输入输出电路I/O的电源电压。逻辑电路具有逻辑运算电路等控制电路，例如通过多个MIS (Metal Insulator Semiconductor 金属绝缘体半导体)晶体管等构成。输入输出电路I/O是在逻辑电路与注入源元件DR之间输入和输出电信号的电路。另外，预驱动器PreDR是形成有将电源电路提供给逻辑电路的电源电压升高的电路的区域。电源电路提供给逻辑电路的电源电压低于驱动注入源元件DR 所需的电压值。因此，在电源电路或逻辑电路与注入源元件DR之间配置的预驱动器ft~eDR 将电源电压升高到能够使注入源元件DR进行动作的程度的电压值。注入源元件DR的形成区域配置在半导体衬底SUB的主表面的两侧以夹持电源电路的形成区域、逻辑电路的形成区域、输入输出电路I/O的形成区域以及预驱动器PreDR的形成区域。P型接地区域PGD是被施加了接地电位的ρ型区域，配置在半导体衬底的主表面上与电源电路、逻辑电路、输入输出电路I/O、预驱动器ft~eDR以及注入源元件(驱动器) DR的形成区域相比更靠近外周侧(主表面的端部侧)的位置上，并且形成为包围这些区域。 该注入源元件DR的形成区域是形成有输出用元件的区域。接着，使用图2说明注入源元件DR的具体结构。参照图2，在注入源元件DR的输出用元件中包含嵌入η型扩散区域ΝΕ、η型外延层ΕΝ、高耐压的低侧(Low side)的MIS晶体管、以及高耐压的高侧(High side)的MIS晶体管。在半导体衬底SUB的内部形成有ρ型杂质区域PSR(ρ型区域)。形成有具有η型扩散区域ΝΕ、η型外延层ΕΝ、η—扩散区域NNR以及η型扩散区域NR的η型的区域，以使得与该P型杂质区域PSR构成ρη结。在外延层EN上以与η—扩散区域NNR相邻的方式形成有ρ—扩散区域PPR，在P—扩散区域PPR内的半导体衬底SUB的主表面上，η型扩散区域NR和ρ_扩散区域PI5R彼此相邻地形成。低侧和高侧的MIS晶体管各自主要具有作为源极区域SO的η型扩散区域NR(与接地端子GND连接)、作为漏极区域DRN的η型扩散区域NR (与高侧连接)、栅极绝缘膜GI、 以及栅电极GE。源极区域SO形成在ρ_扩散区域PI3R的内部，漏极区域DRN形成在η_扩散区域NNR的内部。另外，源极区域SO形成为与ρ型扩散区域冊相邻。栅电极GE通过栅极绝缘膜GI形成在被源极区域SO和漏极区域DRN夹持的半导体衬底SUB的主表面上。另外，在半导体衬底SUB的主表面上形成有层间绝缘膜FI，在半导体衬底SUB的内部，MIS晶体管的周围被沟槽分离结构TI包围。沟槽分离结构TI具有形成在半导体衬底 SUB的主表面上的沟槽TR和嵌入在该沟槽TR的内部的例如氧化硅膜等的嵌入绝缘层EI。 沟槽分离结构TI将低侧的MIS晶体管的形成区域与高侧的MIS晶体管的形成区域进行电分离。构成为能够对高侧的MIS晶体管的漏极区域NR施加Vcc电位，并构成为能够对低侧的MIS晶体管的源极区域NR施加GND电位。高侧的MIS晶体管的源极区域NR和低侧的 MIS晶体管的漏极区域NR与输出端子(例如半导体芯片的焊盘)进行电连接。有时该输出端子与外部装置的电感性负载进行电连接。接着，使用图1、图3 图5说明注入源元件DR和ρ型接地区域P⑶的周围的结构。参照图3，例如具有图2的结构的多个注入源元件DR的形成区域各自的周围在半导体衬底SUB的主表面上被沟槽分离结构TI包围。包围该注入源元件DR周围的沟槽分离结构TI的外周在半导体衬底SUB的主表面上进一步被有源势垒区域AB包围。在该有源势垒区域AB的外周配置有ρ型区域(ρ型扩散区域PE和ρ_扩散区域PPR)。参照图3和图4，沟槽分离结构TI与上述同样地具有形成在半导体衬底SUB的主表面上的沟槽TR和嵌入于该沟槽TR的内部的嵌入绝缘层EI。有源势垒区域AB包括都形成在半导体衬底SUB的主表面上的ρ型区域(ρ型势垒区域)和η型区域(η型势垒区域)。 构成有源势垒区域AB的ρ型区域和η型区域彼此进行欧姆连接。有源势垒区域AB的ρ型区域具有嵌入ρ型扩散区域ΡΕ、ρ_扩散区域PPR、以及ρ 型扩散区域冊。嵌入ρ型扩散区域PE形成在ρ型杂质区域PSR上以与半导体衬底SUB的内部的P型杂质区域PSR进行连接。p_扩散区域PI3R形成在嵌入ρ型扩散区域PE上，ρ型扩散区域I3R形成在P—扩散区域PPR内的半导体衬底SUB的主表面上。有源势垒区域AB的η型区域具有嵌入η—扩散区域NNR和η型扩散区域NR。η—扩散区域NNR形成在ρ型杂质区域PSR上以使得与半导体衬底SUB的内部的ρ型杂质区域PSR 相连接来构成pn结。η型扩散区域NR形成在η型扩散区域NNR内的半导体衬底SUB的主表面上。在本实施方式中，有源势垒区域的ρ型区域PE、Pra、ra配置在相比η型区域NNR、 NR靠内周侧、即靠近各个注入源元件形成区域DR的侧。参照图5，ρ型接地区域P⑶由形成在ρ_扩散区域PPR内的半导体衬底SUB的主表面上的ρ型扩散区域ra构成。该P_扩散区域Pra隔着嵌入Ρ型扩散区域ρε而形成在半导体衬底SUB内部的P型杂质区域PSR上。该P型接地区域P⑶与形成在半导体衬底SUB内的P型杂质区域PSR电连接。也就是说，P型接地区域PGD隔着p_扩散区域Pra和嵌入P型扩散区域PE来与P型杂质区域 PSR电连接。能够对该ρ型接地区域P⑶施加接地电位。参照图1和图3，ρ型接地区域P⑶在半导体衬底SUB的主表面上相比注入源元件 DR、有源势垒区域AB、电源电路、逻辑电路等的各形成区域形成在靠端部侧(外周侧)的位置上。P型接地区域PGD以沿着半导体衬底SUB的外形形成为框状的方式形成在半导体衬底SUB的主表面上。ρ型接地区域P⑶避开在半导体衬底SUB的主表面上彼此相邻的一对注入源元件 DR的形成区域间所夹持的区域SWR而形成。也就是说，ρ型接地区域PGD没有形成在彼此相邻的一对注入源元件DR的形成区域间所夹持的区域SWR上。另外，ρ型接地区域P⑶在与半导体衬底SUB的主表面上彼此相邻的一对注入源元件DR的形成区域间所夹持的区域SWR相邻的区域上断开。在此，与上述区域SWR相邻的区域是指，位于半导体衬底SUB的主表面上从上述区域SWR的位置来看与彼此相邻的一对注入源元件DR的形成区域彼此朝向的方向相正交的方向的区域。另外，ρ型接地区域PGD 被断开是指构成P型连接区域PGD的ρ型扩散区域PR没有连续地相连接，在构成ρ型接地区域PGD的ρ型扩散区域ra间设有除本身以外的区域(例如ρ—扩散区域)。另外，在如图1所示那样三个以上(例如四个)的注入源元件DR的形成区域排列成一列的情况下，存在两个以上(例如三个)的被一对注入源元件DR的形成区域夹持的区域SWR。在这种情况下，ρ型接地区域P⑶在两个以上的区域SWR的各自相邻的区域上被断开。由此，P型接地区域P⑶被形成为在半导体衬底SUB的主表面上沿着半导体衬底SUB的外形被部分断开的断续的框状。这样，ρ型接地区域P⑶在与注入源元件DR的形成区域相邻的区域(图3中的注入源元件DR的上侧)延伸，并且在与一对注入源元件DR的形成区域所夹持的区域SWR相邻的区域(图3中的区域SWR的上侧)上断开。此外，ρ型接地区域可以在与上述区域SWR 相邻的区域上整体断开而间断，还可以在与上述区域SWR相邻的区域的一部分上断开而间断。被断开的ρ型接地区域P⑶在半导体衬底SUB的主表面上被配置成相对于一对注入源元件DR的形成区域间的中心线(假拟的一点划线C-C)形成为线对称。在此，被断开的 P型接地区域P⑶呈线对称是指被断开的P型接地区域P⑶的相对于中心线C-C在图中左侧的端部PEDl与中心线C-C的距离Ll大致等于相对于中心线C-C在图中右侧的端部PED2 与中心线C-C的距离L2。
ρ型接地区域P⑶通过被断开而如上述那样具有图中左侧的端部PEDl和图中右侧的端部PED2。该图中左侧的端部PEDl与图中右侧的注入源元件DR的最短距离D和图中右侧的端部PED2与图中左侧的注入源元件DR的最短距离D都大于图4所示的半导体衬底SUB的厚度T。在此，半导体衬底SUB的厚度T是指没有形成元件分离结构的半导体衬底 SUB的主表面到背面的长度。此外，在上述图3的俯视图中，省略了构成有源势垒区域AB的图4所示的杂质区域NR、PR的图示。此外，在图4和图5中，为了简化图示，省略了注入源元件的具体结构，其具体结构在图2中已示出。另外，在本实施方式中，注入源元件形成区域DR在半导体衬底SUB的内部被沟槽分离结构TI包围。但是，这些区域也可以由沟槽分离结构TI以外的元件分离结构(例如LOCOS (Local Oxidation of Silicon 硅的局部氧化))包围。另外，包围注入源元件形成区域DR的元件分离结构例如也可以由将ρ型区域和η型区域接合而成的所谓的 Pn结构成。接着，与比较例对比说明本实施方式的半导体器件的作用效果。在进行动作时，有时从包含在注入源元件DR中的输出用元件向半导体衬底SUB内注入电子。首先说明该情形。参照图2，在高侧的MIS晶体管为导通状态、低侧的MIS晶体管为截止状态的情况下，电流从高侧的MIS晶体管流入电感性负载。在从该状态切换为高侧的MIS晶体管为截止状态、低侧的MIS晶体管为导通状态的情况下，电感性负载将使电流持续流动。由此，产生电动势，因此对低侧的MIS晶体管的漏极区域NR施加负电位。因此，对低侧的MIS晶体管形成区域的η型区域NR、NNR、EP、NE与ρ型区域PSR的ρη结施加正偏压，从注入源元件形成区域的η型区域NR、NNR、EP、NE向半导体区域SUB的ρ型区域注入电子。这样，在从注入源元件DR向半导体衬底SUB内注入电子的情况下，该电子很难在低浓度的P型杂质区域PSR内发生再耦合。因此，有时由于该被注入的电子到达其它的注入源元件DR而使其它的注入源元件DR产生错误动作。为了防止这样的错误动作，考虑如图6所示那样在一对注入源元件DR的形成区域间设置设为接地电位GND的ρ型区域。该ρ 型区域具有依次形成在半导体衬底SUB内的ρ型杂质区域PSR上的嵌入ρ型扩散区域ΡΕ、 Ρ_扩散区域PPR、以及P型扩散区域PR。此外，在注入源元件DR的形成区域与具有接地电位的P型区域PE、PPR、PR之间形成有沟槽分离结构TI。在该图6的结构中，从一方的注入源元件DR朝向另一方的注入源元件DR的电子被与P型扩散区域ra相连接的接地端子吸收。由此，抑制电子从一方的注入源元件DR扩散到达另一方的注入源元件DR。另外，代替图6的设为接地电位的ρ型区域，如图7所示那样在一对注入源元件DR 的形成区域间设置寄生npn晶体管TRS也能够获得与图6相同的效果。该寄生npn晶体管 TRS具有如下结构在具有n_扩散区域NNR和η型扩散区域NR的一对η型区域之间夹持具有嵌入P型扩散区域ΡΕ、ρ—扩散区域PPR以及ρ型扩散区域I3R的ρ型区域。再次参照图6，由于P型杂质区域PSR中的P型杂质的浓度较低，因此在ρ型杂质区域PSR的内部，进入的电子很难与空穴发生再耦合。因而，在ρ型杂质区域PSR的内部扩散的电子主要选择下面两个路径进行移动。一个是如图5、图6所示那样ρ型杂质区域PSR内部的电子被吸入到半导体衬底SUB的下部的路径。另一个是如图5、图6所示那样通过对P型扩散区域I3R施加的接地电压而被吸引向接地端子的路径。选择后者的路径的理由是因为对输出用元件形成区域的η型区域施加的电压OERV变为负电位，因此接地电压变得高于该负电位。由于电子将要向高的电位侧移动，因此进入到输出用元件形成区域的P型杂质区域PSR的电子向被施加接地电压的区域移动。在此，特别地，如果一方的注入源元件DR与另一方的注入源元件DR的距离变短， 则从一方的注入源元件DR进入ρ型杂质区域PSR并到达注入源元件形成区域之间的区域的电子的一部分由于惯性而通过注入源元件形成区域之间的区域。因此，该电子容易到达另一方的注入源元件DR。于是，由于该电子的进入，另一方的注入源元件DR容易产生错误动作。此外，从另一方的注入源元件DR进入ρ型杂质区域PSR并到达注入源元件形成区域之间的区域的电子也同样地，其一部分到达一方的注入源元件DR，一方的注入源元件DR容易产生错误动作。关于图7的结构也与图6的结构同样地，容易产生错误动作。另外，在如一对注入源元件那样双向产生电子向基板的注入的情况下，也考虑如图8所示那样配置有源势垒区域ABl、ΑΒ2以包围一对注入源元件DRl、DR2各自的周围。参照图8，在将有源势垒区域ΑΒ1、ΑΒ2配置成包围一对注入源元件DR1、DR2各自的周围的情况下，例如从注入源元件DRl进入到半导体衬底SUB的ρ型杂质区域PSR的电子的一部分向注入源元件DR2移动。在该移动过程中，该电子被取入到配置在注入源元件 DRl与注入源元件DR2之间的构成有源势垒区域ΑΒ2的η型势垒区域。在此，由于有源势垒区域的η型势垒区域与ρ型势垒区域进行欧姆连接，因此被取入到η型势垒区域的电子的一部分与从通过布线形成短路的ρ型势垒区域提供的空穴发生再耦合。于是，提供空穴的P型势垒区域的电位下降。当有源势垒区域的P型势垒区域的电位下降时，注入到ρ型杂质区域PSR的电子很难超过电位下降的ρ型势垒区域而进入到注入源元件DR2侧。此外，在有源势垒区域ABl中也同样地存在通过与上述相同的效果来抑制从注入源元件DRl进入到半导体衬底SUB的ρ型杂质区域PSR的电子数量的效果。由此，电子很难从注入源元件DRl到达注入源元件DR2。根据与上述相同的理由，电子也很难从注入源元件DR2到达注入源元件DRl。因此，有源势垒区域ABl、ΑΒ2能够抑制由于来自注入源元件DR1、DR2的另一方的电子到达一方而引起的、注入源元件DR1、DR2的MIS晶体管TRS进行错误动作的问题的产生。但是，如上所述，即使在注入源元件DRl与DR2之间配置有源势垒区域，尤其是如果注入源元件DRl与DR2的距离变短，则被吸引到有源势垒区域的电子从一方到达另一方的注入源元件侧的比例也变高。因此，如图8那样，如果配置将电子吸引到避开被一对注入源元件夹持的区域而形成的区域(半导体衬底SUB的主表面上的端部侧)的作为ρ型区域的P型接地区域PGD，则例如从注入源元件DRl进入到ρ型杂质区域的电子的一部分被吸引向P型接地区域PGD。这是因为对ρ型接地区域P⑶施加了接地电压。因此，通过配置ρ 型接地区域P⑶，与仅配置有源势垒区域AB1、AB2的情况相比，能够更可靠地降低ρ型杂质区域PSR内部的电子从一方进入另一方的可能性。可是，若像图8那样将ρ型接地区域P⑶形成为在与被一对注入源元件DRl、DR2 夹持的区域相邻的区域中也连续，则该相邻的区域的P型接地区域也吸引来自注入源元件 DRl的电子。于是，该电子的一部分有可能在图8的虚线箭头所示的方向上迂回(环绕)而向注入源元件DR2行进，并进入到注入源元件DR2的内部。因此，在本实施方式中，如图9所示那样，ρ型接地区域P⑶在与被一对注入源元件DR1、DR2夹持的区域相邻的区域中被断开。此时，由于在上述相邻的区域上没有配置ρ 型接地区域P⑶，因此该区域不吸引来自注入源元件DRl的电子。配置在与注入源元件DRl 相邻的区域的P型接地区域PGDl吸引来自注入源元件DRl的电子。但是，电子向注入源元件DR2迂回的可能性较低，其大部分被取入到ρ型接地区域P⑶1。因此，通过如本实施方式那样设为P型接地区域被顿开的结构，P型接地区域P⑶1、P⑶2能够高精确度地控制来自注入源元件DR1、DR2的电子的行进方向。因而，能够更可靠地抑制由于电子进入到注入源元件而引起的注入源元件的错误动作等。如图9所示，存在来自一方的注入源元件DRl (—方的注入源元件)的电子的一部分被吸引向到与另一方的注入源元件DR2相邻的ρ型接地区域PGD2的端部PED2 (另一方端部)，而向图9的右上方向移动的情况。在这种情况下，有可能向端部PED2行进的电子的一部分迂回而向注入源元件DR2行进。因此，参照图9和图3，在本实施方式中，优选一方的注入源元件DRl (DR)与端部PED2的最短距离D大于半导体衬底SUB的厚度T。这样， 例如图9的从注入源元件DRl进入到ρ型杂质区域PSR的内部的电子与端部PED2相比优先向半导体衬底SUB的下部移动。这是因为从注入源元件DRl的主表面来看，半导体衬底 SUB的下部与端部PED2相比距离较短，移动较容易。因此，能够抑制从注入源元件DRl进入到P型杂质区域PSR的内部的电子向ρ型接地区域PGD2移动并在途中迂回而向注入源元件DR2行进的可能性。此外，另一方的注入源元件DR2 (DR)与端部PEDl (—方的端部)的最短距离D也与上述同样地，优选大于半导体衬底SUB的厚度T。在此，例如在图3的最短距离D大于半导体衬底SUB的厚度T的情况下，如果将一对ρ型接地区域P⑶配置成相对于中心线(虚拟的一点划线C-C)形成为线对称，则注入源元件DR2与端部PEDl的最短距离也为D。因而，能够降低来自注入源元件DR2的电子的一部分在向端部PEDl行进的过程中迂回而向注入源元件DRl行进的可能性。(实施方式2)本实施方式与实施方式1相比，不同点在于形成在半导体器件上的吸引电子的区域的结构。下面，针对本实施方式的结构进行说明。参照图10和图11，本实施方式的半导体器件将η型区NR配置成包围ρ型接地区域PGD的周围。该η型区NR具有浮动电位(悬浮电位)。此外，图10和图11的ρ型接地区域PGD在与半导体衬底SUB的主表面上彼此相邻的一对注入源元件DR的形成区域间所夹持的区域相邻的区域上也不被断开，而是沿着多个注入源元件DR排列的方向连续并延伸。参照图12，图10和图11的η型区NR配置成与ρ型接地区域P⑶相接触。η型区域NR与ρ型接地区域P⑶的ρ型区域I3R同样地，形成为与ρ型杂质区域PSR上的嵌入ρ 型扩散区域PE和p_扩散区域PPR的层叠结构电连接。其中，参照图13的本实施方式的变形例，在本实施方式中，该η型区域NR只要配置在P型接地区域P⑶与注入源元件DR之间即可，η型区域NR也可以不与ρ型接地区域 PGD相接触，还可以不包围ρ型接地区域PGD的周围。此处的η型区域NR例如不被施加施加电压OERV或接地电位GND，优选具有浮动电位。此外，本实施方式的结构除了上述结构以外，与实施方式1的结构大致相同，因此对图10 图13中与实施方式1相同的要素附加相同的附图标记，不重复其说明。接着，说明本实施方式的作用效果。在本实施方式中，也与实施方式1同样地，例如来自一方的注入源元件DR的电子的一部分被吸引到ρ型接地区域PGD。但是，进入到配置在一方的注入源元件DR与ρ型接地区域P⑶之间的η型区NR的电子很难离开η型区域 NR而向ρ型区域移动。这是因为电子需要在η型区域与ρ型区域的边界越过电位屏障而从 η型区域进入P型区域。即，η型区域作为电阻而发挥功能。因而，降低进入η型区域NR的电子例如图11所示那样迂回(环绕)而进入P—扩散区域PI3R再进入另一方的注入源元件 DR的可能性。因而，通过配置在注入源元件DR与ρ型接地区域P⑶之间的η型区域NR，抑制电子从一方的注入源元件DR向另一方的注入源元件DR的移动，因此抑制了注入源元件的错误动作。本发明的实施方式2仅是以上所述的各点与本发明的实施方式1不同。S卩，关于本发明的实施方式2，上面未记述的结构或条件、过程或效果等全部遵循本发明的实施方式 1。(实施方式3)本实施方式与实施方式1相比，不同点在于形成在半导体器件上的吸引电子的机构的结构。下面说明本实施方式。参照图14和图15，本实施方式的半导体器件将分支部ATD2 (η型接地区域)配置成包围多个注入源元件DR各自的周围。此外，图14和图15的ρ型接地区域P⑶在与半导体衬底SUB的主表面上彼此相邻的一对注入源元件DR的形成区域间所夹持的区域相邻的区域上也没有被断开，而是沿着多个注入源元件DR排列的方向延伸。参照图16和图17，分支部ATD2是以从半导体衬底SUB的主表面与半导体衬底SUB 内部的P型杂质区域PSR相连接的方式形成在ρ型杂质区域PSR上的η型区域。在分支部 ATD2中具有η_扩散区域NNR和η型扩散区域NR。此外，在本实施方式中也同样地，在半导体衬底SUB内部的ρ型杂质区域PSR上，通过嵌入ρ型扩散区域PE形成了 ρ_扩散区域PPR。在分支部ATD2的η型扩散区域NR上连接有接地端子GND，由此能够对半导体衬底 SUB的ρ型杂质区域PSR施加接地电位GND。也就是说，分支部ATD2作为接地电位施加区域而发挥功能。其中，参照图18和图19的、本实施方式中的变形例，在本实施方式中，该分支部 ATD2也可以仅配置在被一对注入源元件DR夹持的区域上。此外，本实施方式的结构除了上述结构以外，与实施方式1的结构大致相同，因此对图14 图19中与实施方式1相同的要素附加相同的附图标记，不重复其说明。此外，说明本实施方式的作用效果。在本实施方式中也与实施方式1同样地，例如来自一方的注入源元件DR的电子的一部分被吸引到ρ型接地区域PGD。但是，一部分电子经过包围一方的注入源元件DR的周围的有源势垒AB而到达一对注入源元件DR间的分支部ATD2。到达分支部ATD2的电子被施加到分支部ATD2的接地电压GND吸引而从半导体衬底SUB吸引出去。这样，由于电子被分支部ATD2吸引出去，因此抑制电子到达另一方的注入源元件DR。
另外，例如图14 图17那样是分支部ATD2包围注入源元件的周围的结构的情况下，分支部ATD2配置在ρ型接地区域P⑶与注入源元件之间。因此，ρ型接地区域P⑶与注入源元件之间的分支部ATD2具有与实施方式2的η型区域NR相同的功能。也就是说， 该分支部ATD2抑制向ρ型接地区域P⑶吸引电子、或者电子从ρ型接地区域P⑶迂回(环绕)而向另一方的注入源元件移动。因此，包围注入源元件DR的分支部ATD2能够更可靠地抑制注入源元件的错误动作。并且，例如在图6所示的比较例中，分支部ATDl由ρ型扩散区域I3R构成。因此， 分支部ATDl吸引电子的力较强。因此，从一方的注入源元件形成区域DR原本要通过半导体衬底SUB的下面的电子的一部分被分支部ATDl吸引，从而电子移动到分支部ATDl的比例变高，并且其一部分由于惯性而向另一方的注入源元件形成区域DR移动的比例变高。但是，在本实施方式的例如图19中，一对注入源元件DR间的分支部ATD2由η型扩散区域NNR 构成。因此，分支部ATD2原本不具有吸引电子的功能。因此，在本实施方式中，能够抑制电子从一方的注入源元件直接向另一方的注入源元件移动。本发明的实施方式3仅是以上所述的各点与本发明的实施方式1不同。S卩，关于本发明的实施方式3，上面未记述的结构或条件、过程或效果等全部遵循本发明的实施方式 1。(变形例)将以上的本发明的各实施方式的形态组合、例如形成为以下的图20 图23所示的形态，也能够起到抑制电子从上述一方的注入源元件向另一方的注入源元件的移动、抑制注入源元件的错误动作的效果。参照图20，也可以将η型区域NR配置成包围例如实施方式1那样被断开的P型接地区域PGD的周围。该η型区域NR具有与实施方式2的图11的η型区域NR相同的结构、效果。另外，虽然没有图示，但是该η型区域NR例如图13所示那样配置在ρ型接地区域P⑶与注入源元件DR之间，ρ型接地区域P⑶与η型区域NR也可以不接触。参照图21，也可以设为将如实施方式1那样被断开的ρ型接地区域P⑶与如实施方式3那样包围注入源元件DR的周围的分支部ATD2组合而成的结构。参照图22，也可以设为将如实施方式2那样包围ρ型接地区域P⑶的周围的η型区域NR与如实施方式3那样包围注入源元件DR的周围的分支部ATD2组合而成的结构。参照图23，也可以设为将如实施方式1那样被断开的ρ型接地区域P⑶、如实施方式2那样包围ρ型接地区域PGD的周围的η型区域NR、以及如实施方式3那样包围注入源元件DR的周围的分支部ATD2组合而成的结构。此外，在本发明的任一个实施方式中都同样地，在一对有源势垒区域AB上分别将 P型势垒区域配置在相比η型势垒区域更靠近被该有源势垒区域AB包围的注入源元件DR 的侧(内侧)。当如上所述电子被取入到η型势垒区域时，与η型势垒区域欧姆连接的ρ型势垒区域的电位下降，电子很难进入到P型势垒区域侧。因此，能够更可靠地抑制电子移动到ρ型势垒区域或者进一步移动到其内侧的注入源元件。应该认为本次公开的实施方式的所有内容都是例示，并不是用于限制。本发明的范围并不是上述的说明，而是通过权利要求书示出，意图包含与权利要求书均等的意思和范围内的所有变更。
本发明能够特别有利地利用于具有包括电感用负载的注入源元件和逻辑电路的半导体器件。
权利要求
1.一种半导体器件，其具备半导体衬底，其具有主表面且在内部具有P型区域； 一对注入源元件，其形成在上述P型区域上且形成在上述主表面上； 有源势垒结构，其配置在上述主表面上被上述一对注入源元件夹持的区域上；以及 P型接地区域，其形成在避开上述主表面上被上述一对注入源元件夹持的上述区域而与上述一对注入源元件和上述有源势垒结构相比更靠近上述主表面的端部侧，并且与上述 P型区域电连接，能够施加接地电位，其中，上述P型接地区域在与上述一对注入源元件所夹持的上述区域相邻的区域上被断开。
2.根据权利要求1所述的半导体器件，其特征在于，上述P型接地区域在上述主表面上被配置成相对于上述一对注入源元件间的中心线形成为线对称。
3.根据权利要求1或2所述的半导体器件，其特征在于，上述P型接地区域通过被断开而具有上述一对注入源元件中的一方的注入源元件侧的一端部、和上述一对注入源元件中的另一方的注入源元件侧的另一端部，上述一方的注入源元件与上述P型接地区域的上述另一端部在上述主表面上的最短距离和上述另一方的注入源元件与上述P型接地区域的上述一端部在上述主表面上的最短距离大于上述半导体衬底的厚度。
4.根据权利要求1 3的任一项所述的半导体器件，其特征在于，还具备η型区域，该η型区域在上述主表面上被配置在上述一对注入源元件的每一个与上述P型接地区域之间。
5.根据权利要求4所述的半导体器件，其特征在于，上述η型区域在上述主表面上被配置成包围上述ρ型接地区域的周围。
6.根据权利要求4或5所述的半导体器件，其特征在于， 上述η型区域具有浮动电位。
7.根据权利要求1 6的任一项所述的半导体器件，其特征在于，还具备η型接地区域，该η型接地区域在上述主表面上被配置在被上述一对注入源元件夹持的上述区域上，并能够施加接地电位。
8.根据权利要求7所述的半导体器件，其特征在于，上述η型接地区域在上述主表面上被配置成包围上述一对注入源元件各自的周围。
9.一种半导体器件，其具备半导体衬底，其具有主表面且在内部具有P型区域； 一对注入源元件，其形成在上述P型区域上且形成在上述主表面上； 有源势垒结构，其配置在上述主表面上被上述一对注入源元件夹持的区域上； P型接地区域，其形成在避开上述主表面上被上述一对注入源元件夹持的上述区域而与上述一对注入源元件和上述有源势垒结构相比更靠近上述主表面的端部侧，并且与上述 P型区域电连接，能够施加接地电位；以及η型区域，其在上述主表面上被配置在上述一对注入源元件的每一个与上述ρ型接地区域之间。
10.根据权利要求9所述的半导体器件，其特征在于，上述η型区域在上述主表面上被配置成包围上述ρ型接地区域的周围。
11.根据权利要求9或10所述的半导体器件，其特征在于，上述η型区域具有浮动电位。
12.根据权利要求9 11所述的半导体器件，其特征在于，还具备η型接地区域，该η型接地区域被配置在上述主表面上被上述一对注入源元件夹持的上述区域上，并能够施加接地电位。
13.根据权利要求12所述的半导体器件，其特征在于，上述η型接地区域在上述主表面上被配置成包围上述一对注入源元件各自的周围。
14.一种半导体器件，其具备半导体衬底，其具有主表面且在内部具有P型区域；一对注入源元件，其形成在上述P型区域上且形成在上述主表面上；有源势垒结构，其配置在上述主表面上被上述一对注入源元件夹持的区域上；η型接地区域，其配置在上述主表面上被上述一对注入源元件夹持的上述区域上，能够施加接地电位；以及P型接地区域，其形成在避开上述主表面上被上述一对注入源元件夹持的上述区域而与上述一对注入源元件、上述有源势垒结构及上述η型接地区域相比更靠近上述主表面的端部侧，并且与上述P型区域电连接，能够施加接地电位。
15.根据权利要求14所述的半导体器件，其特征在于，上述η型接地区域在上述主表面上被配置成包围上述一对注入源元件各自的周围。
16.根据权利要求1 15所述的半导体器件，其特征在于，上述有源势垒结构包含在上述主表面上包围上述一对注入源元件的每一个且相互进行欧姆连接的P型势垒区域和η型势垒区域，上述ρ型势垒区域配置在比上述η型势垒区域更靠内周侧的位置上。
全文摘要
本发明提供一种半导体器件，其抑制电子从输出晶体管的形成区域向其它元件的形成区域的移动的效果高、并能够抑制元件的错误动作。具备半导体衬底(SUB)、一对注入源元件(DR)、有源势垒结构(AB)以及p型接地区域(PGD)。半导体衬底(SUB)具有主表面且在内部具有p型区域。一对注入源元件(DR)形成在p型区域上且形成在主表面上。有源势垒结构(AB)配置在主表面上被一对注入源元件(DR)夹持的区域上。p型接地区域(PGD)是如下的区域形成在避开主表面上被一对注入源元件(DR)夹持的区域而与一对注入源元件(DR)和有源势垒结构(AB)相比更靠近主表面的端部侧，并且与p型区域电连接，能够施加接地电位。p型接地区域(PGD)在与一对注入源元件(DR)所夹持的区域相邻的区域上断开。
文档编号H01L27/088GK102544008SQ20111040821
公开日2012年7月4日 申请日期2011年12月6日 优先权日2010年12月7日
发明者吉久康树, 新田哲也 申请人:瑞萨电子株式会社