专利名称：半导体器件的布线结构的制作方法
技术领域：
本发明涉及一种半导体器件的布线结构，布线具有应力集中部。
背景技术：
在一种半导体器件布线结构中，有可能由于应力转移而在布线(如一个通路或通路底)内出现空洞。另外，此空洞可能造成布线中断路而使半导体器件的可靠性变坏。
为避免出现空洞，在日本特许公报7-106323和9-213800中所描述的半导体器件内，在布线的侧面做了一个具有压应力的绝缘膜，而在布线的顶面做了一个具有张应力的绝缘膜，两个膜都沿着布线的纵向。这些布线结构的目的是使布线内的应力释放，并通过张应力和压应力之间的相互缓冲作用而防止应力转移。
另外，在日本特许公报8-264647所描述的一种半导体器件中，在半导体器件内提供了一个替代区，它不用作电路的一个元件。此替代区做得很接近布线又和它分开。这种结构的目的是通过在替代(dummy)区内优先产生空洞而防止在布线结构中出现空洞。
在日本特许公报7-106323中所描述的那种半导体器件内，设置了具有压应力的绝缘膜和具有张应力的绝缘膜，使它们直接接触布线而通过压应力和张应力间的相互缓冲作用使应力释放。但是，这种半导体器件结构不足以防止在通路底等处局部出现空洞。此外，有可能由于都是用来使应力释放的在布线侧面具有压应力的绝缘膜和在布线顶面具有张应力的绝缘膜，反而会促进在通路底处和布线内部形成空洞。举例来说，当布线是一个通路(via)时，在布线侧面具有压应力的绝缘膜对通路施加一张应力，因而容易在通路底形成空洞。还有，在布线层内部的布线中，由于压应力和张应力作用于布线上，应力收集中在布线内一个薄弱的部位如结晶颗粒边界等处，从而降低了在结晶颗粒边界等内的接合强度。结果可以预料在结晶颗粒边界等处容易出现空洞。
在日本特许公报9-213800中描述的那种半导体器件内，具有压应力的绝缘膜直接形成在布线上，而具有张应力的埋入用绝缘膜埋入具有压应力的绝缘膜。在这种结构中，由于这两种绝缘膜的相互作用将促使应力释放。至于直接形成在布线上的绝缘膜，它垂直方向的压应力已经在其形成过程中释放。因而这个绝缘膜是在水平方向的布线施加张应力。另外，埋入用的绝缘膜在水平和垂直两个方向对布线施加张应力。这样一来，在布线内将产生很大的张应力，因而有可能容易在结晶颗粒边界内出现空洞，这和日本特许公报7-106323中所描述的半导体器件内的情况类似。
在日本特许公报8-264647中所描述的那种半导体器件内，形成了一个替代区，它是不接触布线的一个结构上薄弱的部分，同时应力通过这个替代区来释放。不过，虽然这种结构对于布层作为一个整体的应力释放是有效的，但它对于局部应力的作用是不够的，因为这个替代区离开应力应该得到释放的布线很远。此外，由于替代区是形成在布线层内部，它不足以释放在通路底等处的局部应力。再者，当布线和替代区之间的部分是用机械强度差的低k材料等形成时，此替代区只对较窄范围的应力释放有效，故其作用进一步降低。
发明内容
本发明的目的是提供一个半导体器件的布线结构，其中在一个布线内任意位置出现空洞的可能性受到限制。
按本发明的半导体器件布线结构，一个布线局部设有一个应力集中部，其中所产生的张应力高于布线其它部分的张应力。
本发明上述及其它一些目的，特征，形式和优点将从下面结合附图所作的详细描述中看得更清楚。
图1是按本发明第一个实施例的一种半导体器件布线结构的横截面图，它是沿图2的I-I线剖开并朝箭头方向看过去的视图。
图2是按本发明第一个实施例的一种半导体器件布线结构的平面视图。
图3至8是按本发明第一个实施例的一种半导体器件布线结构的制造过程的剖视图。
图9是按本发明第二个实施例的一种半导体器件布线结构的平面视图。
图10至14是按本发明第二个实施例的一种半导体器件布线结构的制造过程的剖视图，相当于沿图9XIV-XIV线剖开并按箭头方向看去的剖面。
图15是表示替代布线伸展方向的纵剖视图。
图16是表示替代布线伸展方向的平面视图。
具体实施例方式
下面将描述在图实施例中的半导体器件布线结构。
第一实施例现在参照图1-8来描述第一实施例。
参考图1和2来描述一个半导体器件的布线结构。在本实施例的布线结构中，提供了一个具有与布线本体11相连的替代布线15的布线。整个替代布线15用作应力集中部21，其中产生的张应力比布线本体11的张应力高。
布线本体11是构成半导体器件内的电路所需的布线并用铜制成。图1显示一个下层布线11A，一个上层布线11C，和一个连接上层布线11C和下层布线11A的通路11B，它们共同构成布线本体11。
替代布线15是一个为构成半导体器件内的电路不需要的布线，同时是一个即使在其中出现空洞也对半导体器件的工作、性能等没有什么影响的部分。替代布线15做成和布线本体11相连。这儿替代布线15是一个从下层布线11A向上伸展的圆柱形通路。替代布线15和布线本体11一样用铜制成。它们也可以用除铜之外的材料如铝、银或金来做。还可以用含铜、铝、银或金的材料制造。
绝缘膜17做成通过一层厚约100nm的薄中间层膜13将替代布线15的周边包围起来。绝缘膜17是用高密度等离子体CVD(化学汽相淀积)法淀积的一个SiN膜，且有内部压应力。张应力通过绝缘膜17加在整个与它相接触的替代布线15上。张(拉伸)应力主要加在替代布线15的纵向(在图1的垂直方向)。因而整个替代布线15用作应力集中部21，其中产生的张应力高于布线本体11的张应力。
在本实施例中，空心圆柱形绝缘膜17将整个替代布线15围住。具有内部压应力的绝缘膜17可设在只与替代布线15一部分相应的位置上，以便在该替代布线15部分产生一个应力集中部21。具体地说，可把空心圆柱形绝缘膜17做成在其纵向(图1的垂直方向)包围只与替代布线15一部分相应的那部分。此外，替代布线15可做成棱柱形或平板形等形状，并在靠近其一个或一些侧面处做上板形或柱形绝缘膜17。
通过在替代布线15内形成具有高张应力的应力集中部21，促进了在应力集中部21内形成空洞51。由于替代布线15与布线本体11相连而产生应力转移，并在应力集中部21集中了布线本体11内的空洞和微空洞。因而在布线本体11内的空洞和微空洞减少了。所以我们希望在应力集中部21形成空洞51。与此相反，在靠近与替代布线15相连的那部分布线本体11处空洞的产生受到限制。因而限制了由于出现空洞51的质量变坏，改善了半导体器件的可靠性。
至于从空心圆柱形绝缘膜17作用到替代布线15上的应力，是在替代布线15的纵向(图1的垂直方向)产生张应力。另一方面，在替代布线15的径向将产生压应力。为通过应力转移使空洞51集中在应力集中部21，在应力集中部21内应产生张应力。因而绝缘膜17相对它的径向厚度而言具有足够长的轴向长度。通过充分降低空心圆柱形绝缘膜17的径向厚度也可以得到类似的效果。
在应力集中部21产生的张应力最好不小于200MPa且不大于400MPa。若张应力小于200MPa，则不足以限制在布线本体11内产生空洞。如果张应力大于400MPa，则替代布线15可能被破坏。用作布线主要材料的铝和铜的抗张强度分别为47MPa和210MPa左右。因此，在用大块铝或铜块作张力测试时，铝和铜将在上述值下破损。但是，用于小型结构且由绝缘膜包围的材料(例如在LSI布线中)的抗张强度比大块材料的情况要高。在铜的情况下，虽然张应力在400MPa以下几乎不会出现破损，但替代布线15可能只在张应力超过400MPa时破损。当替代布线15破损时，其中的应力完全释放，因而对应力集中部21内的集中空洞和微空洞没有影响。为了使空洞和微空洞有效地集中，在布线11A和替代布线15之间应造成一个应力梯度(变化)而不破坏替代布线。为了形成这样一个应力梯度，张应力最好不要超过400MPa，这时不会造成替代布线15的破损。
当超过400MPa的强张应力加到替代布线15上时，围绕替代布线15的层间膜13也将承受类似大的应力。加上这么强的应力可能在包围的层间膜内引起裂痕。从这方面来说，也不希望在应力集中部21内的张应力超过400MPa。
建议把替代布线15和应力集中部21设置在容易出现空洞51的那部分布线本体11处。容易出现空洞51的部分的例子包括靠近具有大绝对量空洞和微空洞的厚布线的一部分，以及结构上邻近高张应力的一部分。由于替代布线15和应力集中部21可以局部地设置在布线本体11内的任何位置，故可以在布线本体11的任何位置防止空洞51出现。另外，在本实施例中由于替代布线15是通路的形式，因而替代布线15和应力集中部21的形成并不会增加半导体器件的面积。
另外，本实施例的结构对用铜做的布线特别有效，这时由于下面要讲到的原因容易出现空洞。为了实现半导体器件的加速，布线的延迟，即RC(阻容)延迟是一个问题。RC延迟决定于布线的电阻和电容之积。因此，当需要加速时，将采用电阻率比Al制或Al合金制布线低的Cu制或Cu合金制布线。和Al不一样，含Cu的布线很难用刻蚀方法处理。因此我们采用所谓的镶嵌法的布线填充方法来形成这种布线。
在镶嵌(damascene)过程中，绝缘膜内形成一个象连接孔或布线沟槽之类的凹部，并用Cu将它填满。因此，要进行CMP(化学机械抛光)平面化处理。在用Cu填充凹部时采用电场镀ECP(电化学镀)，CVD等方法，且主要用ECP法，因为它在成本等方面更具优势。
用ECP法形成的镀Cu膜的特征是，它包含一些空洞和微空洞，有张应力，而且在低温(100℃或以下)下就能观察到晶粒生长。由于这些特征，当这样一个膜保持在低温时，能在晶粒生长的同时释出空洞或微空洞。空洞和微空洞扩散到(应力转移)具有高张应力的那部分含Cu布线内(那些容易形成空洞)。所以对于容易出现空洞的材料，例如用ECP法形成的由镀Cu膜制成的布线，每隔一个适当距离局部设置替代布线15和应力集中部21特别有效。这样空洞51可以集中在应力集中部21，同时可以限制在含Cu的布线本体11内出现空洞51。
下面参照图3-8来描述一种本实施例的布线结构的制造方法。参考图3，在含Cu的布线本体11上迭放着一个盖膜12。盖膜12用作刻蚀阻挡膜以防止Cu的扩散，在这里它是一个用等离子体CVD法形成的SiN膜。层间膜13层叠在盖膜12上面。层间膜13是一个低k膜，它是一个具有低介质常数的绝缘膜。在对加速无特殊要求的半导体器件中，可以用其它的绝缘材料(如SiO2)来做层间膜13。
参看图4，对层间膜13进行刻蚀形成一个开口14，并在以后用替代布线15填充。这时盖膜12也和层间膜13一起被刻蚀掉。
参看图5，在开口14的内表面上形成一个阻滞膜和一个Cu晶(seed)膜(未示)。可以用Ta膜，TaN膜，WN膜等来做阻滞膜。Cu晶膜是通过溅射法堆迭Cu而形成。接下来，用Cu膜通过ECP填充开口14，使成为替代布线15。然后，通过CMP将不需要的Cu膜和阻滞膜部分除掉。
参看图6，通过刻蚀在替代布线15周围形成一个空心圆柱形开口16，围绕替代布线15留下约100nm厚的层间膜13。在此步骤中盖膜12仍然保留。
参看图7，通过高密度等离子体CVD，用SiN膜做的绝缘膜17填充开口16。利用高密度等离子体CVD法可以在绝缘膜17内保留高的内部压应力。在此阶段可利用下面要讲到的方法调节保留在绝缘膜17内的内部应力大小。在高密度等离子体CVD装置的情况下，可通过增加源功率和偏置功率来增加绝缘膜17的压应力。在平行平板等离子体CVD装置的情况下，可通过减少SiH4气体的流量和降低淀积过程中的压力来增加绝缘膜17的压应力。此外，在双频激发平行平板等离子体CVD装置的情况下，可通过增大KHz量级的低激发频率的功率来增加绝缘膜17的压应力。
最后参看图8，通过CMP将层间膜13表面上不需要的SiN膜部分除掉。利用上面各步骤，可以形成与布线本体11相连的替代布线15和应力集中部21。
如上所述，在本实施例中绝缘膜17是通过厚约100nm的层间膜13而提供给替代布线15。换句话说，绝缘膜17与替代布线15很接近。在这种情况下，替代布线15不必直接和绝缘膜17彼此接触，而且只要绝缘膜17靠近替代布线15使它的应力完全作用于替代布线15上就可以。
第二实施例下面将参照图9-14描述第二个实施例。
参看图9，我们来描述一种半导体器件的布线结构。应指出，与第一实施例中相对应的结构将用与第一实施例中相同的参数数字标识，而且这里不再重复说明。在本实施例的布线结构中，布线是从布线本体11横向伸出的，它可作为与布线本体11相连的替代布线15。基本上整个替代布线15都用作应力集中部21，其中作用的张应力比布线本体11的张应力要高。
在本实施例中，替代布线15处于和布线本体11的同一层内。虽然布线本体11和替代布线15是由Cu或含Cu的金属(如Cu合金)做的，但它们也可以只用除Cu之外的金属来制造。在替代布线15上层做上绝缘膜17以与替代布线15直接接触。绝缘膜17是用高密度等离子体CVD法形成的SiN膜，且具有内部压应力。因此，绝缘膜17的张应力通过与绝缘膜17接触的替代布线15的上表面而作用，而且在几乎整个替代布线15内部产生张应力。
如图9所示，绝缘膜17将除替代布线15底部之外的全部上表面盖住，而且它的三个侧面伸出替代布线15上面之外。这样一来，基本上全部替代布线15用作应力集中部21，其中的张应力高于布线本体11的张应力。在本实施例中，由于绝缘膜17未将替代布线15的底部盖住，布线本体11和绝缘膜17不相互接触。这样绝缘膜17的压应力很难作用到布线本体11上。另外，具有内压应力的绝缘膜17可做成只接触替代布线15的一部分以在该部分形成应力集中部21。例如，可把绝缘膜17做成只接触远离布线本体11的替代布线15的顶部，以进一步降低对布线本体11的影响。
通过在替代布线15内形成具有高张应力的应力集中部21，促进了在应力集中部21内空洞51的形成，而且将产生应力转移。因此，可以限制在靠近与替代布线15相连的那部分布线本体11中出现空洞51，从而改善半导体器件的可靠性。
最好让替代布线15和应力集中部21局部形成于易出现空洞51的那部分布线本体11处。我们知道，空洞51容易出现在下层布线和通路相连的那一部分(即通路的底部)，因为在结构上这部分承受着高张应力。在本实施例中，由于替代布线15是沿横向，即在设置布线本体11的同一层，故可将替代布线15连至构成通路底面的布线本体11的侧面。在这种情况下，可以限制在通路的底面出现空洞51。
我们参照图10-14来描述一种制造本实施例布线结构的方法。首先，参看图10，在与形成含Cu的布线本体11的同时形成替代布线15。
参看图11，盖膜12堆迭在布线本体11和替代布线15上。层间膜13是由等离子体CVD形成的SiN膜。层间膜13堆迭在盖膜12上。层间膜13是由低k材料形成的，它是一种具有低介质常数的绝缘膜。
参看图12，层间膜13经过刻蚀后形成开口16，它将被绝缘膜17填充。开口做成将除替代布线15底部之外的全部替代布线15的上表面盖住。这时盖膜12也同层间膜13一起经刻蚀后被清除。
参看图13，通过高密度等离子体CVD用由SiN膜做的绝缘膜17将开口16填满。由于采用高密度等子体CVD，在绝缘膜17内保留着高的内压应力。
最后，参看图14，通过CMP将层间膜13表面不需要的SiN膜部分除掉。利用以上各步骤，可以形成基本上与替代布线15整个上表面直接接触的绝缘膜17。因此，绝缘膜17将产生张应力，而且几乎整个替代布线15可用作应力集中部21。
虽然在上面两个实施例中是通过高密度等离子体CVDA堆积SiN膜而形成绝缘膜17，但也不一定要用这种方法。可以采用任何一种膜，只要它具有内压应力并不损害含Cu的布线就行。例如，可以采用具有内压应力的溅散膜，如通过溅散形成的TiN膜。绝缘膜也可以采用由等离子体CVD法淀积的TEOS(Tetra Etlyl Ortho Silicate)膜和由高密度等离子体CVD淀积的氧化物膜。
图15是表示替代布线15延伸方向的一个垂直剖面图。如图15所示，在第二实施例中，替代布线15是处在与布线本体11同一层内，以致能沿横向延伸。此外，在第一实施例中，替代布线15B是沿垂直方向延伸的。例如，可以形成沿斜方向延伸的替代布线15A。
图16是显示替代布线15延伸方向的一个平面图。如图16所示，在第二实施例中，替代布线15是沿着垂直于布线本体11延伸的方向而延伸的。替代布线15的方向并不只限于此，也可以让替代布线15A或替代布线15B与布线本体11斜交。这时，可自由地设定替代布线15相对于布线本体11延伸方向的延伸方向。只要替代布线15和布线本体11在任何位置都彼此接触就可以。
虽然上面已对本发明作了详细描述和展示，但虽然它们只是作为一个示例而展示的，而不能看成是限制，本发明的思路和范畴仅由下面的权利要求书中各条款加以限定。
权利要求
1.一种半导体器件的布线结构，布线中局部设置应力集中部，在该应力集中部内的张应力高于该布线其它部分的张应力。
2.如权利要求1的半导体器件布线结构，其中布线具有与布线本体相连的替代布线，所述替代布线带应力集中部。
3.如权利要求2的半导体器件布线结构，其中替代布线是由通路形成的。
4.如权利要求1的半导体器件布线结构，其中通过在邻近应力集中部或和应力集中部相接触处提供具有内压应力的绝缘膜而在应力集中部产生张应力。
5.如权利要求4的半导体器件布线结构，其中绝缘膜是由等离子体CVD法淀积的SiN膜。
6.如权利要求1的半导体器件布线结构，其中应力集中部内的张应力不低于200MPa，不高于400MPa。
全文摘要
一个布线设置了一个与布线本体相连的替代布线，而该替代布线设有一个应力集中部，其中产生的张应力高于布线本体的张应力。在邻近应力集中部通过高密度等离子体CVD形成一个绝缘膜，后者在应力集中部产生张应力。采用这种结构，可以避免在布线本体内任何位置出现空洞。
文档编号H01L23/52GK1574333SQ20041000388
公开日2005年2月2日 申请日期2004年2月10日 优先权日2003年6月10日
发明者浅井孝祐, 飞松博, 川田宏幸, 泽田真人 申请人:株式会社瑞萨科技