专利名称：半导体器件中的布线结构的制作方法
技术领域：
本发明涉及一种布线结构和一种包括这种布线结构的半导体器件，更具体地讲，涉及一种双镶嵌布线结构和一种包括这种双镶嵌布线结构的半导体器件。
近来，随着半导体器件的尺寸的减小和半导体器件操作速度提高，需要有一种构成布线的、并且具有比铝和铝合金更低的电阻率和更高的电流密度的材料。作为一种满足这些要求的材料，铜(Cu)引起了广泛的注意。
当把铜布线制成图形结构时，如果用与铝布线相同的方式蚀刻铜布线，那么铜将受到蚀刻气体和潮气的有害影响，这是由于在铜布线内部发生腐蚀造成的。因此，与铝布线不同，不适合用光致抗蚀剂掩模和蚀刻气体形成铜布线图形。
作为一种形成铜布线图形而不会发生腐蚀的方法，已知有一种镶嵌法。镶嵌法是一种在一个基层上形成铜布线的方法，包括在基层上形成凹槽、用铜填充凹槽、和研磨铜以除去不需要的部分铜等步骤。
当在多布线层结构中使上布线层与下布线层相互电连接时，形成贯穿夹在上和下布线层之间的中间层绝缘膜的通路孔，然后通过用金属之类的导电体填充通路孔形成通路导体。通过这样形成的通路导体，使上和下布线层相互电连接。
在这种方法中，如果在分离的步骤中形成上布线层和通路导体，那么会增加制造多层布线结构所需的时间。因此，普遍采用了一种双镶嵌法，以便缩短上述的制造时间。在这里，双镶嵌法是一种包括在一个单一的共同步骤中用金属填充在中间绝缘层中形成的通路孔和在上布线层中形成的凹槽，和研磨金属以便使金属仅保留在通路孔和凹槽中从而形成通路导体的步骤的方法。
在双镶嵌法中，通路导体一般是由铜构成的，这与镶嵌法类似。
已知铜电镀膜具有许多10nm左右尺寸的空隙。这些空隙通过迁移聚集，集合到颗粒边界，并且发展成更大的空隙。
电镀铜具有比溅射形成的膜中的铜更大的颗粒。结果，在电镀铜中可以形成具有较多结晶体的颗粒。这种具有较多结晶体的颗粒更可能形成在具有较大宽度的布线层中。这是由于布线层的侧壁使结晶体降解。结果，具有小宽度的布线层通常具有少于具有较大宽度的布线层的结晶体。发明人发现，结晶体中的这种差别给出了以下造成空隙的因素。
(a)空隙在具有较大宽度的布线层中比在具有较小宽度的布线层中更有可能扩散，因为具有较大宽度的布线层中的结晶体多于具有较小宽度的布线层中的结晶体。
(b)由于具有较大宽度的布线层中的结晶体多于具有较小宽度的布线层中的结晶体，因而具有较大宽度的布线层的自由能小于具有较小宽度的布线层的自由能。
(c)由于具有较大宽度的布线层中的结晶体多于具有较小宽度的布线层中的结晶体，因而，就表面能量而言，具有较小宽度的布线层中的颗粒的热稳定性小于具有较大宽度的布线层中的颗粒。
由于上述三个因素，发生了一种依赖于退火和尺寸，体积从具有小宽度的布线层向具有大宽度的布线层移动的现象。这种现象被称为聚集(agglomeration)。
本发明人发现，为了解决聚集限制能量梯度是有效的。因此，本发明人提出了一种解决由于将布线层连接到薄布线或小的通路接触件时，依赖于布线层的面积或体积发生聚集的问题的方法。
如果在高温下退火，铜倾向于聚集。例如，如果在高温下给一个薄铜膜退火，薄铜膜将聚集成一个小的圆片。较薄的铜膜更有可能发生聚集现象。发生聚集的薄铜膜不能再用作构成铜布线的材料。这是由于，如果铜膜发生聚集，那么铜膜必然包含空隙，结果将具有断线之类的布线缺陷。
以下说明在根据惯用双镶嵌法制造的铜布线中观察到的布线缺陷的例子。
图1A是显示由铜构成的多层布线结构的第一例子的横截面图。
首先，在一个下绝缘层104的表面上形成凹槽。然后在凹槽中形成下铜布线层105。
下铜布线层105是如下形成的，例如首先，通过溅射在凹槽的内壁上沉积一个阻挡金属层。然后，通过电镀用铜填充凹槽。接下来，通过化学机械研磨(CMP)除去沉积在下绝缘层104上的铜。因而，下铜布线层105仅形成在凹槽中。
在形成下铜布线层105之后，在下绝缘层104和下铜布线层105上形成作为中间绝缘层的一个氮化硅(SiN)层106，一个二氧化硅(SiO2)层107，一个氮化硅(SiN)层116，和一个二氧化硅(SiO2)层117。
然后，在中间绝缘层形成一个通路孔108。用抗蚀剂填充如此形成的通路孔108。此后，在选定的区域除去氮化硅(SiN)层116和二氧化硅(SiO2)层117，从而形成了要在其中形成上布线层的第二凹槽。
接下来，在第二凹槽和通路孔108保持暴露时，在一个共同的步骤中形成通路导体109和上布线层110。例如，通过溅射在第二凹槽和通路孔108的内壁上沉积阻挡金属层，然后，通过电镀在阻挡金属层上形成铜层。研磨除去沉积在二氧化物硅(SiO2)层117上的铜。
因此，形成了一个由通路导体109和上布线层110构成的双镶嵌布线。
接下来，在上布线110上形成一个由氮化硅(SiN)层111和二氧化硅(SiO2)层112构成的上绝缘层。
如上所述，在双镶嵌多层布线结构中，使下布线层105和上布线层110相互电连接的通路导体109是由构成上布线层110材料相同材料构成的。例如，在图1A中所示的第一例中，通路导体109和上布线层110都是由铜构成的。
上述双镶嵌多层布线结构伴随着上述铜迁移造成的空隙的问题。图1B，1C和1D中示出了空隙的例子。
图1B示出了在几乎是通路孔108的中央观察到空隙120B的例子。在几乎是通路孔108的中央观察到的空隙120B使下布线层105和上布线层110相互电绝缘。
图1C示出了在通路孔108的底部观察到空隙120C的例子。与图1B所示的空隙120B类似，在通路孔108的底部观察到的空隙120C使下布线层105和上布线层110相互电绝缘。
图2是用电子显微镜拍摄的在通路孔底部产生的空隙的照片。
图1D示出了在通路导体109与下布线层105之间的边界上，在下布线层105一侧观察到空隙120D的例子。尽管，与图1B和1C所示的空隙120B和120C不同，空隙120D没有产生在通路孔108的内部，但是，与图1B和1C中所示的空隙120B和120C一样，空隙120D使下布线层105和上布线层110相互电绝缘。
图1A至1C示出了在三维结构的多层布线结构中观察到的空隙的例子。空隙不仅产生在三维多层布线结构中，而且也产生在二维平面结构中。
图3是显示一种铜布线结构的例子的平面图。
如图3中所示，具有第一布线宽度W1的第一布线层121与具有比第一布线宽度W1大的第二布线宽度W2的第二布线层122相互电连接。第一布线层121和第二布线层122形成在一个共同的层中，并且具有彼此相同的厚度。第一布线层121和第二布线层122是由铜构成的。
在图3所示的铜布线结构中，如果第二布线层122的体积显著大于第一布线层121的体积(由于第一布线层121和第二布线层122具有相同的厚度，因此可以用“面积”来代替“体积”)，在第一布线层121内，铜发生聚集。结果，产生了从第一布线层121指向第二布线层122的拉应力，因而第一布线层121被吸收到第一布线层122中。
结果是，在第一布线层121的一端产生空隙124。
如上所述，在都是通过双镶嵌法制造的三维多层布线结构和二维平面布线结构中，由于构成一个布线层的铜的迁移产生了空隙，从而产生的空隙造成布线层之间的电绝缘。
因此，至今已经提出了许多布线结构来避免铜迁移造成的空隙。
作为这样的布线结构的一个例子，图4A和4B示出了日本未审查专利公开No.2001-298084(A)中建议的一种镶嵌布线结构。
图4A是上述公开中建议的镶嵌布线结构的上平面图，图4B是沿图4A中的4B-4B线的剖面图。
所示的镶嵌布线结构是由一个下布线层130，一个形成在下布线层130上的中间层绝缘膜131，和一个形成在中间层绝缘膜131上的上布线层132(用间断线示出)构成的。
中间层绝缘膜131在其表面上形成有凹槽131a，并且在凹槽131a的底部进一步形成了到达下布线层130的通路孔133。通路孔133具有小于凹槽131a的宽度的直径。
在通路孔133的周围形成了四个从凹槽131a底部向上突出的突起134。突起134是由构成中间层绝缘膜131的材料的相同材料构成的。
上述公开中宣称，图4A和4B中所示的镶嵌布线结构可以避免由应力迁移造成的诸如通常在上述铜布线中产生的空隙之类的缺陷，即使布线具有大的宽度，也就是说，大的体积。
但是，图4A和4B中所示的镶嵌布线结构伴随的问题是，必须进行复杂的光刻和蚀刻步骤，以形成突起134，导致了制造产量的降低。
此外，由于在图4A和4B所示的镶嵌布线结构中，突起134延伸到上布线层132中，因而将很难估计上布线层132的电阻率，和分析发生在上布线层132中的电流密度。
在这里，铜布线结构不仅包括三维多层布线结构，而且包括二维平面布线结构。例如，这种铜布线结构可以应用于半导体器件。
在本发明的一个方面，提供了一种布线结构，包括(a)具有第一布线宽度的第一布线，和(b)形成在形成第一布线的相同层中的、并且具有比第一布线宽度大的第二布线宽度的第二布线，第二布线电连接到第一布线，其中第一和第二布线都是由铜或主要含铜的合金构成的，第一和第二布线具有彼此相同的厚度，并且第二布线的面积与第一布线的面积之比是N∶1，其中N等于或大于2,000，和等于或小于200,000,000(2,000≤N≤200,000,000)。
如下面将详细说明的，如果第一和第二布线具有彼此相同的厚度，那么通过设定面积比N等于或大于2,000和等于或小于200,000,000(2,000≤N≤200,000,000)，可以避免第一布线中的铜迁移，从而避免了第一布线中的空隙的产生。
根据上述布线结构，不需要形成诸如上述日本未审查专利公开No.2001-298084(A)中建议镶嵌布线结构的突起134之类的图形。因此，可以通过简化的制造步骤避免薄布线层中的铜迁移。
以下将说明上述本发明获得的优点。
本发明使得能够不仅在三维多层铜布线结构中，而且在二维平面铜布线结构中，避免第一布线中铜迁移造成的空隙产生，因而进一步避免了布线层之间的电绝缘。因此，使用了根据本发明的布线结构的器件，例如，半导体器件，可以具有提高的可靠性。
图10显示试验结果的曲线图；图11A是显示试验结果的曲线图；图11B是显示试验结果的曲线图；图12A是上和下布线层的上视图；图12B是一个通路接触件的横截面图，带有一个描绘为与通路接触件的横截面内切的圆；图12C是通路接触件的另一个横截面图，带有一个描绘为与通路接触件的横截面内切的圆；图13A是根据本发明的第二实施例的布线结构的平面图；图13B是沿图13A中的12B-12B的剖面图；图14是显示通路导体的宽度与无缺陷率之间的关系的曲线图；图15A至15D是一种布线结构的横截面图，示出了制造该布线结构的方法的各个步骤；和图16是表示通路导体的尺寸与无缺陷率之间的关系的曲线图。
例如，布线结构10可以用于半导体器件作为平面布线图形的一部分。
布线结构10是由第一布线层11，和一个电和物理连接到第一布线层11的第二布线层12构成的。第一和第二布线层11和12是在共同的步骤中形成的，并且都是由铜(Cu)构成的。
如图5和6中所示，第一布线层11具有长度L1，宽度W1和高度H1，第二布线层12具有长度L2，宽度W2和高度H2。第二布线层12宽度W2大于第一布线层11的宽度W1(W2＞W1)。
第一布线层11的体积V1和第二布线层12的体积V2如下计算V1＝L1×W1×H1V2＝L2×W2×H2如果体积V2显著大于体积V1(V2＞＞V1)，那么构成第一布线层11的铜聚集，因而具有体积V1的第一布线层11被吸收到具有体积V2的第二布线层12中，结果在第一布线层11的一端产生空隙。
考虑到这种问题，发明人进行了试验，以便发现第一布线层11的铜不会被聚集，也就是说，第一布线层11不会被吸收到第二布线层12中的体积V1与V2之间的临界比率。
根据试验的结果，发现通过将比率N设定为等于或大于2,000，但是等于或小于200,000,000(2,000≤N≤200,000,000)，可以避免第一布线层11中铜的迁移，因此避免了第一布线层11吸收到第二布线层12中，其中比率N定义为V2/V1。
还发现，比率N的上述2,000至200,000,000范围中的最佳比率N的范围是2,000至2,000,000。
如图7中所示，如果将第一布线层11的高度H1和第二布线层12的高度H2设置为等于高度H(H1＝H2＝H)，那么定义为V2/V1的体积比率N等价于第一和第二布线层11和12的面积之间的面积比率。也就是说，比率N可以定义为L2·W2/L1·W1。
因此，如果高度H1和H2等于高度H(H1＝H2＝H)，那么要确定第一布线层11的长度L1和宽度W1，和第二布线层12的长度L2和宽度W2，以便使比率N如下定义2,000≤N＝L2·W2/L1·W1≤200,000,000。
以下说明确定比率N的范围的试验，及其结果。
图8是试验中使用的布线结构的平面图，图9是沿图8中IX-IX线的剖面图。
如图9中所示，试验布线结构是由多个排列成一行的下布线层15，和每个排列在相邻下布线层15之间的、并且每个通过通路孔16与相邻的下布线层15相互电连接的多个上布线层17构成的。
每个下布线层15被设计为具有与图5和7中所示的布线结构10相同的结构。更具体地讲，每个下布线层15是由第一布线层15a，和一个电和物理连接到第一布线层15a的第二布线层15b构成的。第一和第二布线层15a和15b形成在一个共同的层中，并且都是由铜(Cu)构成的。
第二布线层15b具有3.0微米的长度L2，和3.0微米的宽度W2。
另一方面，第一布线层15a的长度L1在0.14微米、0.27微米、0.55微米和1.12微米之间变动。此外，对于上述四个长度L1中的每一个，第一布线层15a的宽度W1在0.14微米、0.20微米和0.28微米之间变动。也就是说，形成了第一布线层15a具有相互不同的长度L1和宽度W1的十二种布线结构。
接下来，测量十二种布线结构中的每一种的无缺陷率。
图10是显示十二种布线结构中每一种的无缺陷率的曲线图。
如图10中所示，当把宽度W设定为等于0.14微米、0.20微米或0.28微米时，长度L1越大，无缺陷率越高。
如果将容许无缺陷率设定为等于或大于80％，那么查看图10可以知道，当把宽度W1设定为等于0.14微米时，长度L1必须等于或大于0.40微米。
从图10还可以看到，当把宽度W1设定为等于0.20微米时，长度L1需要等于或大于0.20微米，并且当把宽度W1设定为等于0.28微米时，长度L1需要等于或大于0.19微米。
在试验中进一步发现，第一布线层15a可以具有等于或小于98纳米的宽度W1。
尽管在上述试验中将宽度W1设定为等于0.14微米、0.20微米、0.28微米或98纳米，在试验中也发现宽度具有±0.04微米的公差。因此，当宽度W1等于0.14±0.04微米、0.20±0.04微米、0.28±0.04微米或98纳米±0.04微米时，长度L1也必须在上述优选范围内。
还发现，当第二布线层15b的宽度W2等于或大于1.12微米，并且第一布线层15a的长度L1等于或小于0.56微米时，第一布线层15a的宽度W1优选等于或大于0.28微米。
对于包括具有0.14微米的长度L1的第一布线层15a的布线结构、包括退火前的第一布线层15a的布线结构、和包括已经在150摄氏度退火的第一布线层15a的布线结构都进行了有关无缺陷率的测量。如图10中所示，在包括已经在150摄氏度退火的第一布线层15a的布线结构中的无缺陷率稍微降低。
考虑到上述试验结果，定义为V2/V1的体积比率N优选是在包括上、下限在内的2,000至200,000,000的范围内，更好是在包括上、下限在内的2,000至2,000,000的范围内。
如上所述，由于构成第一布线层11或15a的铜的迁移，在第一布线层11或15a中产生空隙。铜根据多个参数聚集。这些参数之一是第一布线层的加热温度，和第一布线层的厚度。
因此，发明人进行了试验，以发现铜不聚集的温度和厚度。
在试验中，将第一布线层15a和第二布线层15b在室温(RT)、50摄氏度、100摄氏度、150摄氏度、200摄氏度、300摄氏度、和400摄氏度下加热，并且测量每个温度下的铜分子之间的距离。
图11A和11B是显示试验结果的曲线图。图11A示出了对具有相对较大的面积的第二布线层15b进行的试验的结果，图11B示出了对具有相对较小的面积的第一布线层15a进行的试验的结果。在图11A和11B中，坐标轴指示铜分子的存在率，横坐标指示以埃为单位表示的铜分子与一个参考点之间的距离。
在图11A和11B中，一个峰值指示铜分子在峰值存在，并且峰值的高度指示铜分子的存在率。如图11A和11B中所示，在2.2埃左右、4.1埃左右、和4.8埃左右的距离发现峰值。因此，铜分子在这些距离存在。
在温度等于或小于100摄氏度清楚地观察到峰值。相反，在150摄氏度或更高的温度观察不到清楚的峰值。这表明如果在等于或大于150摄氏度的温度退火，铜分子将显著地热振荡，铜分子将大大地获得活动能力，导致铜分子不倾向于聚集，也就是说，不可能产生空隙。
因此，应当理解，为了防止在第一布线层15a中产生空隙，那么优选在等于或大于150摄氏度的温度给第一布线层15a退火。
还发现第一和第二布线层15a和15b的厚度T的优选范围是150纳米至650纳米(150nm≤T≤650nm)。
在上述试验中，第一布线层15a是由铜构成的。第一布线层15a不仅可以由铜构成，而且也可以由主要含铜的铜合金构成。
例如，第一布线层15a可以由诸如Cu-Al，Cu-Sn，Cu-Ag，Cu-Cr，Cu-Ti，Cu-Co或Cu-Mg之类的铜合金构成。铜与其它金属的混合比率是根据诸如第一布线层15a的退火温度、第一和第二布线层15a和15b每个的宽度、长度和厚度之类的参数确定的。
如上所述，为了防止第一布线层15a中产生空隙，第一布线层15a优选在等于或大于150摄氏度的温度下退火。这仅是当第一布线层15a仅由铜构成的情况。
发明人发现，如果第一布线层15a是由铜合金构成的，那么第一布线层15a需要在高于150摄氏度的温度退火。
更具体地讲，如果第一和第二布线层15a和15b是由主要含铜的铜合金构成的，那么第一和第二布线层15a和15b可以在高于由铜构成的第一和第二布线层15a和15b退火温度的温度下退火。
发明人进一步发现了在图9中所示的布线结构中的通路接触件16的尺寸与上布线层17和下布线层15的最佳宽度之间的关系。
更具体地讲，优选将上和下布线层17和15的宽度设定为等于通路接触件16的内切圆的最大直径，其中圆具有与通路接触件16的中心相同的中心。
图12A是上和下布线层17和15的上视图，图12B是通路接触件16的横截面图，图12C是通路接触件16的另一个横截面图。
参考图12B，当通路接触件16具有方形的横截面时，以这样一种方式绘出圆16A，使得圆16A具有与通路接触件16的中心相同的中心，并且圆16A与通路接触件16内切。假设这样绘出的圆16A具有直径D，那么要定义上和下布线层17和15的宽度W，使其等于或小于直径D，如图12A中所示。
如图12C中所示，如果通路接触件16具有矩形横截面，那么要这样绘出圆16A，使得圆16A与矩形通路接触件16的长边内切。然后确定圆16A的直径D。
根据发明人进行的试验，直径D优选等于3微米。[第二实施例]图13A和13B示出了根据本发明的第二实施例的布线结构20。图13A是布线结构20的平面图，图13B是沿图13A中的12B-12B线的剖面图。
布线结构20可以用于，例如，半导体器件中的多层布线结构。
根据第二实施例的布线结构20是由第一下布线层21a，第二下布线层21b，布置在第一和第二下布线层21a和21b上方并且横跨它们的上布线层22，将第一下布线层21a和上布线层22相互电连接的第一通路导体23a，和将第二下布线层21b和上布线层22相互电连接的第二通路导体23b构成的。
第一和第二下布线层21a和21b，上布线层22，和第一和第二通路导体23a和23b都是由铜构成的。
第一和第二下布线层21a和21b具有与图4和7中所示的根据第一实施例的布线结构10的结构相同的结构。
上布线层22具有矩形的纵向和横向截面。也就是说，上布线层22是一个立方形，并且具有体积V2。
第一和第二通路导体23a和23b具有几乎是方形的横向截面。即，第一和第二通路导体23a和23b每个都是立方形，并且具有体积V1。
如前面所述，如果体积V2显著大于体积V1(V2＞＞V1)，那么构成第一和第二通路导体23a和23b的铜将聚集，因而将每个具有体积V1的第一和第二通路导体23a和23b吸收到具有体积V2的上布线层22中，导致在第一和第二通路导体23a和23b中产生空隙。
考虑到这个问题，发明人进行了试验，以便发现构成第一和第二通路导体23a和23b的铜不聚集，即，第一和第二通路导体23a和23b不被吸收到上布线层22中的体积V1和V2之间的临界比率。
在上述第一实施例中，体积比率N是在二维平面布线结构中确定的。相反，在第二实施例中，体积比率N是在三维多层布线结构中确定的。
在二维平面布线结构中，构成一个布线层的铜在两个方向上聚集，也就是说，在X和Y方向上聚集。相反，在三维多层布线结构中，构成一个布线层的铜在三个方向上，即，X，Y和Z方向上聚集。因此，三维多层布线结构中的铜迁移的机理和临界体积比率N与二维平面布线结构中稍有不同。
根据试验的结果，发现通过将体积比率N设定为等于或大于3，但是等于或小于200,000,000(3≤N≤200,000,000)可以避免第一和第二通路导体23a和23b中铜的迁移，因而避免了第一和第二通路导体23a和23b吸收到上布线层22中，其中体积比率N定义为V2/V1。
还发现体积比率N中，在上述的3至200,000,000的范围中，最佳体积比率N的范围是2,000至2,000,000。
此外，发明人考虑如果将第一和第二通路导体23a和23b设计为具有方形横截面，那么它们将具有方形横截面的最佳侧边长度。因此，发明人进行了试验，以便发现这样的方形横截面侧边的最佳长度。
图14是显示试验结果的曲线图。在图14中，横坐标指示方形横截面侧边的长度，坐标轴指示布线结构的无缺陷率。
如图14中所示，如果方形横截面的侧边的长度等于或小于3微米，那么无缺陷率几乎保持在100％。相反，如果方形横截面的侧边的长度大于3微米，那么无缺陷率降低。例如，如果方形横截面侧边的长度等于20微米，那么无缺陷率降低到大约28％。
如在上述说明中清楚地看到的，为了将无缺陷率保持在100％，第一和第二通路导体23a和23b的方形侧边的长度必须等于或小于3微米。
当第一和第二通路导体23a和23b的方形横截面侧边的长度等于4微米时，无缺陷率大约是80％。因此，为了使无缺陷率保持在80％，第一和第二通路导体23a和23b的方形侧边的长度必须等于或小于4微米。
当在通过单通路导体23a和23b将上布线层22电连接到第一和第二下布线层21a和21b的情况下，体积比率N等于或大于3.5但等于或小于2,000,000(3.5≤N≤2,000,000)时，优选是用两个或更多的通路接触件将上布线层22电连接到第一下布线层21a或第二下布线层21b。
如图14中所示，发现可以通过形成两个或更多的通路接触件提高产率。在图14中，将每个通路接触件设计为具有0.14微米的直径。
当发生作为一种物理现象的聚集时，金属原子运动使表面能降到最低。在聚集中，如果具有比讨论中的较小体积的面积低的能量的较大体积的面积变大，那么较小体积的面积将具有较小的稳定性。因此，为了抑制聚集，最好有应付物理无限大体积的对策。在这种意义上，优选是形成至少两个通路接触件。
可以试验地确定通路孔的上限数量。
尽管在上述的例子中，将第一和第二通路导体23a和23b设计为方形横截面，但是第一和第二通路导体23a和23b可以设计为具有圆形横截面。
当把第一和第二通路导体23a和23b设计为具有圆形横截面时，发明人进行的试验结果指出，圆形横截面的直径优选等于或小于0.28微米，更好是等于或小于0.20微米，再好是等于或小于0.14微米，最好是等于或小于98纳米。
上述第一和第二通路导体23a和23b的直径可以有±0.04微米的公差。更具体地讲，当把第一和第二通路导体23a和23b设计为具有圆形横截面时，第一是第二通路导体23a和23b的直径优选是0.28±0.04微米，更好是0.20±0.04微米，再好是0.14±0.04微米，最好是98纳米±0.04微米。
如下面将说明的，优选的体积比率N依赖于第一和第二通路导体23a和23b的直径而改变。
以下参考图15A至15D，说明使用了根据本发明第二实施例的布线结构20的布线结构的一个例子。
首先，如图15A中所示，在上面已经形成了晶体管(未示出)和接触件(未示出)的硅基片31上形成电绝缘膜32。
然后，在电绝缘膜32上形成大约50纳米厚度的SiN4膜33。接下来，在SiN4膜33上形成由二氧化硅膜构成的大约400纳米厚平坦绝缘膜34。
接下来，通过光刻和蚀刻在平坦绝缘膜34上形成一个反图形(inversely-patterned)的抗蚀剂掩模35。
然后，如图15B中所示，通过抗蚀剂掩模35蚀刻二氧化化硅膜34，从而形成凹槽34a。
在除去抗蚀剂掩模35之后，如图15C中所示，在二氧化硅膜34和SiN4膜33的暴露出部分上形成一个大约20纳米厚的TaN膜之类的折射含氮金属膜35A。
接下来，在折射金属膜35A上沉积0.1微米左右厚度的铜36。
然后，用溅射在铜36上形成一个100纳米厚度的铜膜37。
然后，用电镀在铜膜37上形成一个800纳米厚度的铜膜38。
然后，通过化学机械研磨(CMP)深蚀刻铜膜38和37，铜36和折射金属膜35。从而得到如图15D中所示的布线结构。
发明人估计了随第一或第二通路导体23a或23b的体积变化的图13A和13B中所示布线结构20中的优选体积比率N，并且进行了试验以验证估计。
在图16中示出了试验的结果。图16是显示在把第一或第二通路导体23a或23b设计为具有圆形横截面的情况下，图13A和13B中所示布线结构20中体积比率N与无缺陷率之间的关系的曲线图。
在试验中，形成了四个具有圆形横截面的第一通路导体23a。它们具有0.14微米、0.20微米、0.28微米和0.40微米的直径。在逐渐改变体积比率N的同时，测量四个第一通路导体23a中每一个的无缺陷率。
如图16中所示，对于具有较小直径的第一通路导体23a，热应力增大，并且无缺陷率降低。
在具有0.14微米直径的第一通路导体23a中，当体积比率N等于或小于三(3)时，无缺陷率保持100％，但是，如果体积比率N超过三(3)，那么无缺陷率降低。
因此，我们发现，当把第一通路导体23a设计为具有0.14微米直径的圆形横截面时，体积比率N优选等于或小于三(3)。
在具有0.20微米直径的第一通路导体23a中，当体积比率N等于或小于九(9)时，无缺陷率保持100％，但是，如果体积比率N超过九(9)，无缺陷率降低。
因此，我们发现，当把第一通路导体23a设计为具有0.20微米直径的圆形横截面时，体积比率N优选等于或小于九(9)。
在具有0.28微米直径的第一通路导体23a中，当体积比率N等于或小于十五(15)时，无缺陷率保持100％，但是，如果体积比率N超过十五(15)，无线缺陷率降低。
因此，我们发现，当把第一通路导体23a设计为具有0.28微米直径的圆形横截面时，体积比率N优选等于或小于十五(15)。
关于具有0.40微米直径的第一通路导体23a，在试验中测量的体积比率N的范围内，无缺陷率不依赖于体积比率N，保持在100％。
因此，我们考虑到，当把第一通路导体23a设计为具有0.40微米直径的圆形横截面时，可以没有任何限制地将体积比率N设定为等于任何比率。
即使在第一通路导体23a的直径，即，0.14微米、0.20微米、0.28微米和0.40微米具有±0.04微米的误差，也得到了上述相同的结果。因此，当把第一通路导体23a设计为具有0.14±0.04微米、0.20±0.04微米、0.28±0.04微米或0.40±0.04微米的直径时，体积比率N分别可以是等于或小于3，9和15，和等于任何比率。
应当指出，上面说明的三维结构的比率可以应用到二维结构。
权利要求
1.一种布线结构，包括(a)具有第一布线宽度的第一布线；和(b)形成在形成所述第一布线的层的同一层中、并且具有大于所述第一布线宽度的第二布线宽度的第二布线，所述第二布线电连接到所述第一布线，其中所述第一和第二布线都是由铜或主要含铜的合金构成的，其特征在于所述第一和第二布线具有彼此相同的厚度，和所述第二布线的面积与所述第一布线的面积的比率是N∶1，其中N等于或大于2,000和等于或小于200,000,000(2,000≤N≤200,000,000)。
2.根据权利要求1所述的布线结构，其中所述比率N等于或大于2,000和等于或小于2,000,000(2,000≤N≤2,000,000)。
3.根据权利要求1所述的布线结构，其中所述第一和第二布线中的每一个具有等于或大于150nm和等于或小于650nm的厚度。
4.一种包括上布线层，和通过通路接触件电连接到所述上布线层的下布线层的布线结构，其中所述上布线层、所述下布线层和所述通路接触件都是由铜或主要含铜的合金构成的，和所述上或下布线层的体积与所述通路接触件的体积的比率是N∶1，其中N等于或大于3和等于或小于200,000,000(3≤N≤200,000,000)。
5.根据权利要求4所述的布线结构，其中所述比率N等于或大于2,000和等于或小于2,000,000(2,000≤N≤2,000,000)。
6.根据权利要求4所述的布线结构，其中如果所述比率N等于或大于3.5和等于或小于2,000,000(3.5≤N≤2,000,000)，那么通过至少两个通路接触件将所述上布线层电连接到所述下布线层。
7.根据权利要求4所述的布线结构，其中如果所述通路接触件具有0.14±0.04微米直径的圆形横截面，那么所述比率N等于或小于三(3)。
8.根据权利要求4所述的布线结构，其中如果所述通路接触件具有0.20±0.04微米直径的圆形横截面，那么所述比率N等于或小于九(9)。
9.根据权利要求4所述的布线结构，其中如果所述通路接触件具有0.28±0.04微米直径的圆形横截面，那么所述比率N等于或小于十五(15)。
10.根据权利要求1至6中的任何一项所述的布线结构，其中所述第一布线宽度等于或小于0.28微米，0.20微米，0.14微米或98纳米。
11.根据权利要求1至6中的任何一项所述的布线结构，其中所述第一布线宽度在0.28±0.04微米，0.20±0.04微米，0.14±0.04微米或98纳米±0.04微米的范围中。
12.根据权利要求1所述的布线结构，其中如果所述第二布线宽度等于或大于1.12微米并且所述第一布线具有等于或小于0.56微米的长度，所述第一布线宽度则等于或大于0.28微米。
13.根据权利要求1所述的布线结构，其中所述第一布线宽度等于0.14微米，并且所述第一布线具有等于或大于0.40微米左右的长度。
14.根据权利要求1所述的布线结构，其中所述第一布线宽度等于0.20微米，并且所述第一布线具有等于或大于0.20微米左右的长度。
15.根据权利要求1所述的布线结构，其中所述第一布线宽度等于0.28微米，并且所述第一布线具有等于或大于0.19微米左右的长度。
16.根据权利要求1所述的布线结构，其中如果所述第一和第二布线是由铜构成的，那么在150摄氏度或更高的温度给所述第一和第二布线退火。
17.根据权利要求1所述的布线结构，其中如果所述第一和第二布线是由主要含铜的合金构成的，那么在比如果所述第一和第二布线是由铜构成时所述第一和第二布线退火的温度高的温度给所述第一和第二布线退火。
18.根据权利要求1所述的布线结构，其中所述布线结构具有一种双镶嵌结构。
19.根据权利要求1至6中的任何一项所述的布线结构，其中在等于或高于150摄氏度的温度给所述上和下布线层退火。
20.根据权利要求1至6中的任何一项所述的布线结构，其中如果所述上和下布线层是由主要含铜的合金构成的，那么在比如果所述上和下布线层是由铜构成时所述上或下布线层退火温度高的温度给所述上和下布线层退火。
21.根据权利要求1至6中的任何一项所述的布线结构，其中所述通路接触件具有方形横截面，其侧边具有等于或小于3微米的长度。
22.一种包括上布线层，和通过通路接触件电连接到所述上布线层的下布线层的布线结构，其中所述上布线层、所述下布线层和所述通路接触件都是由铜或主要含铜的合金构成的，和所述上布线层和下布线层中的每一个的布线宽度是由与所述通路接触件内切的圆的最大直径定义的，所述圆具有与所述通路接触件的中心相同的中心。
23.根据权利要求22所述的布线结构，其中所述最大直径等于3微米。
24.一种包括根据权利要求1至9，12至19，22和23中的任何一个所述的布线结构的半导体器件。
25.一种包括根据权利要求10中所述的布线结构的半导体器件。
26.一种包括根据权利要求11中所述的布线结构的半导体器件。
全文摘要
一种半导体器件中的布线结构，包括具有第一布线宽度(W1)的第一布线(11)，和形成在形成第一布线的层的同一层中、并且具有大于第一布线宽度(W1)的第二布线宽度(W2)的第二布线(12)的布线结构。第二布线(12)电连接到第一布线(11)。第一和第二布线(11，12)都是由铜或主要含铜的合金构成的。第一和第二布线(11，12)具有彼此相同的厚度。第二布线(12)的面积与第一布线(11)的面积的比率是N∶1，其中N等于或大于2,000和等于或小于200,000,000(2,000≤N≤200,000,000)。
文档编号H01L23/532GK1450636SQ0310667
公开日2003年10月22日 申请日期2003年2月27日 优先权日2002年2月27日
发明者松原义久, 冈田纪雄 申请人:日本电气株式会社