专利名称：布线结构的形成方法
技术领域：
本发明涉及一种在半导体装置等的电子器件中的布线结构的形成方法。
图9(a)～(f)是表示在“CMP工序前”进行“退火”的以往例1的布线结构的形成方法的各工序的剖面图。
首先如图9(a)所示，在基板1上沉积SiO2绝缘膜2，接着在对蚀刻制动膜3进行成膜后，对由SiOF构成的层间绝缘膜4进行成膜。如后述，在层间绝缘膜4中设置用于埋入铜的槽。
然后，如图9(b)所示，在层间绝缘膜4上涂敷光刻胶后，进行曝光和显影，并在布线槽形成区域上形成具有开口部的抗蚀掩模5。
之后，利用抗蚀掩模5通过对层间绝缘膜4进行蚀刻，如图9(c)所示，形成槽6，之后除去抗蚀掩模5。
接着如图9(d)所示，在形成槽图形的基板1上，利用溅射法依次对阻挡层膜7和Cu溅射膜8进行成膜。
然后，如图9(e)所示，在利用电解电镀法等使完全埋入地对Cu电镀膜9进行成膜后，以250～400℃左右的温度进行退火处理。由此，Cu溅射膜8和Cu电镀膜9形成一体化。
接着如图9(f)所示，通过CMP(化学机械研磨)法，除去槽6的外侧的Cu电镀膜9和阻挡层膜7并使层间绝缘膜4的表面露出，同时对层间绝缘膜4和残存的Cu电镀膜9的各个表面进行平整化。由此，可以形成由埋入槽6中的铜构成的铜布线。
图10(a)～(e)是表示在“CMP工序后”进行“退火”的以往例2的布线结构的形成方法的各工序的剖面图。
首先如图10(a)所示，在硅基板11上利用等离子CVD(chemical vapordeposition)法沉积底层氧化模12，接着以同样的方法依次沉积SiN膜13和SiO2膜14。接着，将抗蚀层图形(图中省略)作为掩模，通过对SiO2膜14进行蚀刻，在形成达到SiN膜13的凹部后，通过除去该抗蚀层图形和SiN膜13的露出部分，形成布线用槽15。
然后，如图10(b)所示，在形成布线用槽15的SiO2膜14上，通过溅射法使阻挡金属TaN膜16沉积后，在其上面沉积Cu晶种(seed)膜17。
之后，如图10(c)所示，利用电解电镀法在SiO2膜14上使布线用槽15完全埋入地沉积Cu电镀层18。
接着，如图10(d)所示，通过CMP法分别除去布线用槽15的外侧的Cu电镀层18、Cu晶种膜17和阻挡层金属TaN膜16，使SiO2膜14得表面露出。由此，埋入布线用槽15中并形成布线层19。
接着，通过将温度设为300～500℃，保持时间设在5～2000秒进行退火处理，如图10(e)所示，在将Cu埋入布线层19中含有的水分、氢和二氧化碳等除去的同时，使Cu埋入布线层19的晶粒尺寸变大。
通过以下工序，可以形成半导体装置的铜布线。
但是，在所述的第1和以往例2中分别具有以下说明的问题点。
图11是用于说明以往例1中问题点的图。
如图11所示，在埋入下部布线层22的绝缘膜21上依次形成SiN膜23、SiO2膜24和FSG膜(添加氟的硅氧化膜)25。在在SiN膜23、SiO2膜24和FSG膜25上设置凹部26和布线槽27。详细地说，凹部26，由在SiN膜23和SiO2膜24上形成并且到达下部布线槽22的贯穿孔26a、在FSG膜25上形成并且和贯穿孔26a连接的布线槽26b构成。另外，布线槽27和布线槽26b相同也在FSG膜25上形成。在FSG膜25上使凹部26和布线槽27埋入至中途为止地形成阻挡层膜28，同时在垒层膜28上，使凹部26和布线槽27完全埋入地形成铜膜(上部布线层用导电膜)29。
根据以往例1的布线结构的形成方法，在“CMP工序前”进行“退火”。即在进行除去从凹部26和布线槽27露出的铜膜29的CMP工序前进行退火。但是，在以往例1中，一旦对于铜膜29进行退火，如图11所示，具有在作为金属布线层的铜膜部分上产生空洞30的问题。
产生空洞31的原因可以作如下考虑。即，在“CMP工序前”进行“退火”的以往例1中，以铜膜29的体积大的状态，在CMP工序前以250～400℃的比较高的温度进行退火。由此，在退后铜膜29中含有的缺陷(例如沿着晶间存在的原子水平的空穴)聚集在贯穿孔26a中，同时在不能完全除去这些欠缺的情况下直接完成了铜膜29的结晶生长。由此，图11所示，在宽度比较窄的地方产生如贯穿孔式的空洞30。结果，由于布线电阻升高，半导体装置的成品率下降，同时半导体装置的可靠性降低。这种现象在布线槽或贯穿孔等的凹部宽度在0.25μm以下时更加显著。
图12是用于说明以往例2中问题点的图。
如图12所示，在埋入下部布线层42的绝缘膜41上依次形成SiN膜43、SiO2膜44和FSG膜45。在SiN膜43、SiO2膜44和FSG膜45上设置凹部46和布线槽47。详细地说，凹部46，由在SiN膜43和SiO2膜44上形成并且到达下部布线层42的贯穿孔46a、在FSG膜45上形成并且和贯穿孔46a连接的布线槽46b构成。另外，布线槽47和布线槽46b相同也在FSG膜45上形成。在凹部46和布线槽47上通过阻挡膜48埋入铜膜(上部布线层用导电膜)49。另外在FSG膜45上和铜膜49上形成SiN膜50。
根据以往例2的布线结构的形成方法，在“CMP工序后”进行“退火”。即在进行除去从凹部46和布线槽47露出的铜膜49的CMP工序后进行退火。但是，在以往例2中，一旦对于铜膜49进行退火，如图12所示，具有例如在埋入凹部46的铜膜49的表面上产生表面裂痕51或龟裂52的问题。
产生表面裂痕51或龟裂52的原因可以作如下考虑。即，在“CMP工序后”进行“退火”的以往例2中，对于以埋入凹部46中的状态的铜膜49进行退火，由此，使铜膜49的结晶成长结束。由此，在已经平整化的铜膜49的表面上，聚集该膜中的缺陷的同时，由于在铜膜49上产生不均匀的收缩，所以如图12所示，产生表面裂痕51或者龟裂52。另外，在以往例2中，在形成由铜膜49构成的布线结构后，在整个上面上沉积SiN膜50，但是由于SiN膜50由于阶差覆盖性低，所以不能通过SiN膜50埋入表面裂痕51或者龟裂52。结果构成布线的铜膜49的表面的表面裂痕51等的表面缺陷，由于被放置，所以这成了铜原子的表面扩散的通路并且电迁移耐性显著恶化。
为达到本发明的目的，本发明人等发现了以下方法，即为了阶段性除去导电膜中的缺陷，分为在“CMP工序前后”进行“退火“，由此，在退火处理时或者退火处理后可以抑制导电膜中的缺陷聚集在布线内部或表面，并且可以防止空洞或表面裂痕等的发生。
具体地说，本发明的布线结构的形成方法，包括在绝缘膜上形成凹部的工序；在绝缘膜上使凹部埋入地沉积导电膜的工序；对于导电膜进行第1热处理的工序；在进行第1热处理后除去凹部外侧的导电膜的工序；在除去凹部外侧的导电膜后，对于残存的导电膜以其表面露出的状态进行第2热处理的工序。
根据本发明的布线结构形成方法，在使设置于绝缘膜上的凹部埋入地沉积绝缘膜后，对于该导电膜进行第1热处理，之后除去凹部外侧的导电膜。接着，对于残存的导电膜即埋入凹部的导电膜进行第2热处理，由此完成由该导电膜构成的布线。即，根据本发明的布线结构形成方法，由于在除去凹部外侧的导电膜(埋入的布线材料)的工序(以下称为除去工序)前后，至少分别进行一次退火，所以可以逐渐除去导电膜中含有的缺陷。具体地说，通过边抑制导电膜的结晶成长边进行除去工序前的退火(第1处理)，由于可以抑制凹部内的导电膜中缺陷的聚集，所以可以防止空洞的产生。另外，通过除去工序前的退火，部分除去导电膜中的缺陷，由此在使凹部内的导电膜中含有的缺陷量降低后，依次进行除去和退火(第2热处理)。即，在使凹部内的导电膜中含有的缺陷量降低后，由于是以使该导电膜的表面露出的状态进行除去工序后的退火，所以可以更容易地放出该导电膜种的缺陷，由此可以避免缺陷在凹部内的导电膜表面上聚集的情况发生。另外，通过在除去工序前后分别进行退火，由于逐渐地除去导电膜中含有的缺陷，所以在导电膜上也不会产生不均匀的收缩。由此，在防止起因于缺陷的聚集或导电膜的收缩并在构成布线的导电膜上产生表面裂痕或龟裂的产生，同时还能够使该导电膜的结晶充分地成长。
如所述，根据本发明的布线结构的形成方法，由于可以实现没有空洞或表面裂痕的布线结构，所以可以以很高的成品率制造可靠性高的半导体装置等的电子器件。
在本发明的布线结构的形成方法中，凹部，可以由孔和在孔上形成并且和孔连接的布线槽构成，由此可以实现具有波形花纹(dualdamascene)结构并且具有高可靠性的布线结构。
另外，此时，在进行第1热处理的状态中，优选孔内的导电膜的晶粒比布线槽内的导电膜的晶粒小并且布线槽内的导电膜的晶粒比凹部外侧的导电膜的晶粒小。即，以凹部外侧、布线槽、孔的顺序晶粒依次变小，换言之，优选以凹部外侧、布线槽、孔的顺序依次抑制导电膜的结晶成长。由此在进行第1热处理的状态中，可以确实防止孔内或布线结构内的导电膜中产生空洞。
在本发明的布线结构的形成方法中，优选在进行第1热处理的状态中，凹部内的导电膜的结晶成长没有结束，在进行第2热处理的状态中，凹部内的导电膜的结晶成长结束。由此，在进行第1热处理的状态中，可以确实防止孔内或布线结构内的导电膜中产生空洞。另外，在第2热处理后进行的热处理中，由于在凹部内的导电膜中不会又引起结晶的成长，所以可以防止该导电膜的收缩和起因于该收缩的表面裂痕等的发生。
在本发明的布线结构的形成方法中，优选凹部内的导电膜的晶粒比凹部外侧的导电膜的晶粒小。即，优选在凹部内而不是在凹部外侧抑制导电膜的结晶的成长。由此，在进行第1热处理的状态中，可以确实防止在凹部内的导电膜中产生空洞。
在本发明的布线结构的形成方法中，优选第2热处理以比第1热处理高的温度进行。即，优选以比较低的温度(例如100～200℃左右)进行第1热处理的同时，以比较高的温度(例如200～500℃左右)进行第2热处理。由此，在第1热处理中，在抑制凹部内的导电膜的结晶成长并防止空洞产生的同时，可以使凹部外侧的导电膜的结晶充分地成长。所以，在除去工序中，例如由于作为研磨布线盘接触面的导电膜表面稳定，所以在除去工序中可以防止膜表面的剥落或者变形的发生，由此，由于可以抑制每个单晶片的研磨比例的不均，所以能够对导电膜表面进行均匀的平整化。另外，在第2热处理中，由于可以使凹部内的导电膜的结晶充分地成长并使该导电膜致密化，所以在第2热处理后的热处理中，由于在凹部内的导电膜中不会进一步引起结晶的成长，所以可以防止该导电膜的收缩和起因于该收缩的表面裂痕等的发生。
在本发明的布线结构的形成方法中，优选第2热处理的时间比第1热处理的时间长，即，优选以比较短的时间进行第1热处理的同时，以比较长的时间进行第2热处理。由此，在第1热处理中，在抑制凹部内的导电膜的结晶成长并防止空洞产生的同时，可以使凹部外侧的导电膜的结晶充分的成长。所以，在除去工序中，例如由于作为研磨布线盘接触面的导电膜表面稳定，所以在除去工序中可以防止膜表面的剥落或者变形的发生，由此，由于可以抑制每个单晶片的研磨比例的不均，所以能够对导电膜表面进行均匀的平整化。另外，在第2热处理中，由于可以使凹部内的导电膜的结晶充分地成长并使该导电膜致密化，所以在第2热处理后的热处理中，由于在凹部内的导电膜中不会进一步引起结晶的成长，所以可以防止该导电膜的收缩和起因于该收缩的表面裂痕等的发生。
在本发明的布线结构的形成方法中，一旦凹部的宽度在0.25μm以下，就可以显著地获得所述效果。
在本发明的布线结构的形成方法中，导电膜若由铜或含铜合金构成，就可以实现具有高可靠性的埋入铜布线。
在本发明的布线结构的形成方法中，在除去凹部外侧的导电膜工序中，若使用化学机械研磨法，可以确实除去凹部外侧的导电膜。
本发明的电子器件的制造方法，是以具有第1布线结构和第2布线结构的电子器件的制造方法为前提。具体地说，第1布线结构的形成方法，包括在基板的第1绝缘膜上形成第1凹部的工序；在第1绝缘膜上使第1凹部埋入地沉积第1导电膜的工序；对于第1导电膜进行第1热处理的工序；在进行第1热处理后除去第1凹部外侧的第1导电膜的工序；在除去第1凹部外侧的第1导电膜后，对于残存的第1导电膜以其表面露出的状态进行第2热处理的工序。另外，第2布线结构的形成方法，包括在基板的第2绝缘膜上形成第2凹部的工序；在第2绝缘膜上使第2凹部埋入地沉积第2导电膜的工序；对于第2导电膜进行第3热处理的工序；在除去第2凹部外侧的第2导电膜工序。另外，第2凹部的宽度比第1凹部的宽度大。另外，在第2布线结构的形成方法中，也可以在第2导电膜的沉积后并在该除去工序前进行第3热处理，或也可以该除去工序后进行。
根据本发明的电子器件的制造方法，例如在具有0.25μm以下的比较窄的宽度的第1凹部上形成第1布线结构时，由于利用本发明的布线结构的形成方法，所以可以获得根据该方法的所述效果。另一方面，例如在具有0.25μm以上的比较宽的宽度的第1凹部上形成第1布线结构时，考虑到容易从具有宽的宽度的凹部内的导电膜放出缺陷，所以在“CMP工序前”或“CMP工序后”只进行一次“退火”。由此能够在抑制工序数增多的同时实现没有空洞或表面裂痕的布线结构。
即，根据本发明的电子器件的制造方法，根据凹部的宽度即布线宽度，通过选择地设定用于布线结构形成的退火处理的次数，可以无须增加必要以上的工序数而能够形成所需的布线结构。
图2是表示实施例1的电子器件的制造方法的一工序的剖面图。
图3是表示实施例1的电子器件的制造方法的一工序的剖面图。
图4是表示实施例1的电子器件的制造方法的一工序的剖面图。
图5是表示实施例1的电子器件的制造方法的一工序的剖面图。
图6是表示实施例1的电子器件的制造方法的一工序的剖面图。
图7是表示实施例1的电子器件的制造方法的一工序的剖面图。
图8是表示实施例2的电子器件的制造方法的流程图。
图9(a)～(f)是表示以往例1的布线结构的形成方法的各工序的剖面图。
图10(a)～(e)是表示以往例2的布线结构的形成方法的各工序的剖面图。
图11是用于说明以往例1中问题点的图。
图12是用于说明以往例2中问题点的图。
图中101-绝缘膜，102-下部布线层，103-SiN膜，104-SiO2膜，105-FSG膜，106-凹部，106a-贯穿孔，106b-布线槽，107-布线槽，108-阻挡膜，109-Cu晶种膜，110-Cu电镀膜，111-Cu膜，111a-Cu膜，111b-Cu膜，111c-Cu膜，111d-Cu膜，112-SiN膜。
图1～图7是表示实施例1的电子器件的制造方法的各工序的剖面图。
首先，如图1所示，例如在沉积于半导体基板(图示省略)上的绝缘膜101内部中形成下部布线层102后，对埋入下部布线层102的绝缘膜101的表面进行平整化。然后分别在平整化的绝缘膜101和下部布线层102上例如通过CVD法依次沉积SiN膜103、SiO2膜104以及FSG膜105。
接着如图2所示，利用石印法和干腐蚀法在SiN膜103、SiO2膜104以及FSG膜105内部形成凹部106和布线槽107。具体地说，凹部106，由在SiN膜103和SiO2膜104上形成并且到达下部布线层102的贯穿孔106a、在FSG膜105上形成并且和贯穿孔106a连接的布线槽106b构成。即凹部106具有重波形花纹结构。布线槽107和布线槽106b相同在FSG膜105上形成。
之后，如图3所示，例如通过PVD(physical vapor deposition)法在FSG膜105的表面、凹部106和布线槽107的壁面及底面上使凹部106和布线槽107埋入至中途为止地沉积阻挡膜108和Cu晶种膜109。接着例如通过电镀法Cu电镀膜110，以便在整个Cu晶种膜109上，使凹部106和布线槽107完全埋入。
然后，对于Cu晶种膜109和Cu电镀膜110，进行第1退火处理。此时，将退火温度例如设为150℃，在该温度状态下例如将退火时间设为30分钟。由此，如图4所示，Cu晶种膜109和Cu电镀膜110之间的边界消失，形成两者构成一体的Cu膜111。但是在Cu膜111的微细结构中具有位置依赖性。具体地说，根据是位于贯穿孔106a的内部、布线槽106b和107的内部还是位于布线槽106和107的外侧，在Cu膜111的结晶成长程度产生差异。结果，在贯穿孔106a中形成晶粒小的Cu膜111a，在布线槽106b和107的内部形成晶粒中等程度大小的Cu膜111b，布线槽106和107的外侧形成结晶成长结束的Cu膜111c。
另外，为形成具有所述的3层结构的Cu膜111，在第1退火处理中，优选利用能够使最上层的Cu膜111c的晶粒充分成长的最小限度热负荷。具体地说，优选将退火温度设定在100℃以上并且低于200℃的范围，将退火时间设定为30分钟以上并且180分钟以下的范围。通过利用这样的退火条件，中间层的Cu膜111b成为结晶成长到一定程度的状态，最下层的Cu膜111a仍然为结晶几乎没有成长的状态。
之后，如图5所示，例如利用CMP法除去从布线槽106b和107露出(即位于比FSG膜105的上面还向上的位置)的铜膜111c和阻挡膜108并使FSG膜105的表面露出的同时，对埋入Cu膜111a和111b的FSG膜105的表面进行平整化。此时，具体的CMP条件如下所示。在Cu膜111的CMP中，作为桨料例如可以使用含有硅类的固形成分(5质量％浓度)并且已过氧化氢水作为氧化剂的中性桨料，研磨时的旋转次数(相对于研磨布线盘的单晶片表面的相对速度以下相同)和压力(将研磨布线盘按压在单晶片上的压力以下相同)分别设定为例如1015mm/sec和17.7kPa。另外，在阻挡膜108的CMP中，作为桨料例如可以使用含有硅类的固形成分(5质量％浓度)并且已过氧化氢水作为氧化剂的中性桨料(但固形成分或中性成分的材料与Cu膜用的桨料不同)，研磨时的旋转次数和压力分别设置为761mm/sec和13.7kPa。
接着，对于Cu膜111b和Cu膜111a进行第2退火处理。此时将退火温度设定在300℃，在该温度状态下将退火时间设定在120分钟。由此，如图6所示，由于Cu膜111b和Cu膜111a的晶粒都完全成长，所以Cu膜111b和Cu膜111a可以形成一体化均匀并致密的膜即Cu膜111d。另外，为形成这样致密的Cu膜111d，在第2退火处理中，优选利用与CMP工序(图5所示的工序)前的第1退火处理相比较大的热负荷。具体地说，优选将退火温度设定在200℃以上并且低于500℃范围内，将退火时间设定在60分钟以上并且240分钟以下的范围。
最后，为防止Cu膜111d的表面的氧化，如图7所示，例如通过CVD法，在FSG膜105和Cu膜111d的上面形成SiN膜112。由此，形成具有下部布线层102、由在布线槽106b和107中埋入的Cu膜111d构成的上部布线层的多层布线结构。这里所述的该上部布线层和下部布线层102，通过由在贯穿孔106a中埋入的Cu膜111d构成的芯管连接。另外，通过反复进行和所述说明相同的工序(参照图1～图7)，可以制造具有所需的层数的多层布线结构的半导体装置的电子器件。
以下对作为本实施例的特征部分的两次退火处理(第1和第2退火退火处理)进行详细说明。
第1退火处理的特征，如图4所示，是形成具有结晶粒径大小不同的三层结构的Cu膜111。另外，通过电镀法沉积后的Cu电镀膜110(参照图3)在膜中含有多个缺陷。在这里，一旦进行第1退火处理，首先Cu籽粒膜109和Cu电镀膜110一体化并形成Cu膜111。若详细地观察Cu膜111的状态，位于贯穿孔106a内部的Cu膜111a(贯通部分)的晶粒的粒径比较小，位于布线槽106b和107内部的Cu膜111b(布线部分)与Cu膜111a相比具有大的结晶粒径。另外，从布线槽106b和107露出的Cu膜111c的结晶粒径比Cu膜111a和111b都大。即Cu膜111c变为结晶成长结束的状态。能够得到具有以上所述的三层结构的Cu膜111的理由如下。
在以150℃左右的温度实施的第1退火处理中，由于退火温度比较低，所以Cu膜111中的晶粒的成长速度整体上变得比较迟缓。特别是对于Cu膜111a，由于通过构成贯穿孔106a的壁部的绝缘膜的104从四方围住，所以结晶成长受到阻碍并且晶粒几乎不成长。另一方面，对于Cu膜111b，与Cu膜111a相比，由于存在于宽度比较宽的布线槽106b和107中，所以受到相对于结晶成长的来自周边的阻碍少，晶粒就容易成长。另外，对于Cu膜111c，由于横方向邻接的其它膜的主体基本上不存在，所以对于晶粒成长的阻碍非常少。由此即使通过150℃左右的温度退火处理，也能够使具有较大粒径的晶粒成长，其结果，在保持150℃左右的退火温度30分钟的过程中，Cu膜111c的结晶成长结束。所以，在第1退火处理后的Cu膜111即布线用金属膜中，如图4所示，实现以Cu膜111a、Cu膜111b、Cu膜111c的顺序晶粒依次变大的状态(三层结构)。
另外，对于在紧接第1退火处理后的CMP工序(参照图5)中作为除去膜的Cu膜111c，如前述，在进行第1退火处理的时点结晶成长结束。由此，作为研磨布线盘的接触面的Cu膜111c的表面由于稳定，所以在CMP工序中，可以避免产生膜表面剥落或者变形的情况发生。所以，由于可以抑制每个单晶片的研磨比率的不均，所以可以对导电膜表面进行均匀的平整化。即，在CMP工序中，可以防止进行过剩地研磨使布线电阻增大的情况，或研磨不足在布线间产生不希望的导通的情况。
以下，对第2退火处理进行具体说明。第2退火处理的目的，是在沉积SiN膜前，预先使在凹部106等中埋入的Cu膜111d致密化。由此，在第2退火处理之后的工序中，由于可以防止在Cu膜111d中产生拉伸应力，所以可以防止由于该拉伸应力引起的对器件的不良影响。
另外，在第2退火处理的时点，如图5所示，通过在第2退火处理前实施的CMP工序，除去凹部106和布线槽107的外侧的Cu膜111c。即，凹部106和布线槽107，成为被Cu膜111完全埋入的状态，凹部106内部的Cu膜111具有结晶粒径不同的Cu膜111a和Cu膜111b构成的两层结构。
所以，为了使Cu膜111的结晶成长结束，进行第2退火处理。此时，对于Cu膜111由于已经进行了第1退火处理，所以在位于布线槽106b和107上的Cu膜111b中含有的缺陷已经除去一部分。即，在凹部106和布线槽107内的整个Cu膜111中含有的缺陷量，与第1退火处理实施前相比降低。另外，通过CMP工序除去Cu膜111c，由此Cu膜111b的表面成为露出的状态，所以在进行第2退火处理时，就更容易由Cu膜111b放出缺陷。另外，通过除去Cu膜111c，由于在Cu膜111a和Cu膜111的露出表面(即Cu膜111b的露出表面)之间的距离变小，所以Cu膜111a中含有的缺陷就容易通过第2退火处理从该表面放出。
其结果，例如即使以比较高的温度进行第2退火处理，也可以容易地从凹部106和布线槽107内的Cu膜111放出缺陷。由此，可以避免由在凹部106和布线槽107内Cu膜111的表面上聚集缺陷的情况。另外，在通过CMP工序前后分别进行退火处理，由于可以逐渐除去Cu膜111中含有的缺陷，所以在Cu膜111中也不产生不均匀的收缩。所以，在防止产生由于缺陷的聚集或者Cu膜111的收缩引起的表面裂痕或者龟裂的同时，分别使Cu膜111b和Cu膜111a的结晶成长结束，并且由此能够形成均匀且致密的Cu膜111d。另外，在第2退火处理中，由于Cu膜111a和111b的结晶成长即Cu膜111d的结晶成长结束，所以在第2退火处理后的工序(例如热处理工序)中，由于不引起Cu膜111d进一步的结晶能够成长，所以可以防止Cu膜111d的收缩以及由此引起的表面裂痕或龟裂的产生。
如以上所述，根据实施例1，通过第1退火处理，可以不使空洞在宽度比较窄的贯穿孔中产生，并且使布线槽内的Cu膜和布线槽外的Cu膜(即绝缘膜上的Cu膜)的各自结晶成长。具体地说，第1退火处理，由于不是强的退火处理而是缓慢的退火处理，所以可以抑制贯穿孔内的Cu膜和布线槽内的Cu膜中的缺陷的聚集，由此可以使在各Cu膜中不产生空洞并且使各Cu膜的结晶具有一定的成长。另外，由于绝缘膜上的Cu膜结晶充分地成长，所以第1退火处理后，能够以每个单晶片没有不均的均匀状态进行对于Cu膜的CMP。
另外根据实施例1，通过CMP工序后的第2退火处理，可以不使裂痕等在埋入布线槽或贯穿孔内的Cu膜表面上产生，并且使布线槽内的Cu膜的Cu膜结晶充分地成长。具体地说，通过CMP工序前的退火处理(第1退火处理)部分除去Cu膜中含有的缺陷，由此在使布线槽等内部的Cu膜中含有的缺陷量降低后，再依次进行CMP工序和第2退火处理。即，在使布线槽等内部的Cu膜的缺陷量降低后，由于以使Cu膜表面露出的状态进行第2退火处理，所以能够更容易地使该Cu膜中的缺陷放出，从而能够避免缺陷在该Cu膜表面上聚集的情况发生。另外，通过在CMP工序前后分别进行退火处理，由于可以使Cu膜中含有的缺陷量逐渐地除去，所以在Cu膜上不产生不均匀的收缩。所以在防止由缺陷的聚集或Cu膜收缩引起并在作为布线的Cu膜中产生表面裂痕或龟裂的同时，还可以使该Cu膜的结晶充分地成长。另外，通过由第2退火处理预先使布线槽等内部的Cu膜的结晶成长结束，在第2退火处理后进行的热处理中，由于不引起该Cu膜成长，所以可以防止伴随该结晶成长的应力的产生和由此引起的对装置的不良影响。
所以，根据实施例1，由于能够实现空洞或无表面裂痕的布线结构(埋入铜布线)，所以能够以高的成品率制造可靠性高的半导体装置。
另外，随着贯穿孔或布线槽等的涉及尺寸变小，由于有无微小的空洞或表面裂痕等对装置整体的影响很大，所以作为Cu膜埋入对象的布线槽或孔的宽度一旦与0.25μm等同或比0.25μm还小，则实施例1的所述效果发挥得更显著。但是，考虑电镀法等埋入能力的限制时，作为埋入对象的凹部的宽度优选在0.05μm以上。
另外，在实施例1中，作为布线用导电膜使用Cu膜，但是即使使用Al膜或Ag膜或含有Cu、Al或Ag的合金膜来代替Cu膜也能够得到同样的效果。另外，阻挡膜的种类不限定，例如可以使用TaN阻挡膜或TaN阻挡膜。
另外，在实施例1中，在“CMP工序前后”对于作为布线的Cu膜分别进行一次退火处理。但是，也可以取代之，在“CMP工序前”进行数次退火处理，以便在布线槽或孔的内部的Cu膜中不产生空洞。另外，也可以在“CMP工序后”进行数次退火处理，以便使布线槽或孔的内部的Cu膜结晶充分地成长。
实施例2参照附图对本发明的实施例2的电子器件的制造方法进行说明。本实施例的特征在于，根据作为布线槽等凹部的宽度选择性地设定用于布线槽结构形成的退火处理的次数。本实施例中含有这种特征的理由如下所述。
即，在多层布线结构中，一般越是下层布线布线宽度越窄，另一方面在上层布线中多存在比较宽的布线。所以在通过将导电膜埋入布线槽等中进行布线形成时，越是布线槽等的窄的下层布线越容易产生空洞等不合适的情况。另外，由于在各上层布线的形成时进行退火处理，所以对于下层布线，通过在其形成后进行多次退火处理，其每次热负荷都附加给下层布线。即，由于越位于下层的布线附加热负荷的次数越增加，所以由于其影响越容易使布线用导电膜变化并使不适情况产生的比率增大。考虑以上的状况，在本实施例中，在布线槽等窄的布线或位于下层的布线的形成中，与实施例1相同，在“CMP工序前后”分别进行退火处理，由此使布线用导电膜逐渐结晶化。与此相反，在位于布线槽等的宽的布线或上层的布线的形成中，重视工序数的消减并在“CMP工序前”或“CMP工序后”只进行一次退火。
以下以形成埋入铜布线的多层结构的情况为例，参照图8所示的流程图进行具体说明。
首先，在步骤S10中，判断形成对象的布线宽度(即布线槽的宽度或贯穿孔或接触孔的直径)是否在0.25μm以下。
在布线宽度为0.25μm以下时，通过利用与实施例1相同的方法(参照图1～图7)，即在布线用导电膜的CMP工序前后各通过进行一次退火处理进行布线形成。
具体地说，在步骤S101中，在基板上例如沉积SiO2膜后，在步骤S102中，在SiO2膜上例如沉积FSG膜，之后，在步骤S103中在两膜中形成孔。
然后，在步骤S104中，在FSG膜上形成与孔连接的布线槽，之后，在步骤S105或S106中，在整个FSG膜表面上依次沉积阻挡膜和Cu晶种膜，由此将孔埋入至中途为止。由此完全埋入孔及布线槽。接着在步骤S107中，在Cu膜上沉积Cu电镀膜，由此使孔和布线槽完全埋入。
接着，在步骤S108中，对于各Cu膜，进行第1退火处理。由此，在Cu晶种膜和Cu电镀膜一体化的同时，该一体化的Cu膜表面部分的结晶化结束。然后，在步骤S109和步骤S110(CMP)中，利用CMP法依次除去从布线槽露出的Cu膜和阻挡膜，由此在FSG膜中形成埋入Cu布线的同时，对FSG膜进行平整化。
然后，在步骤S111中，对于Cu布线进行第2退火处理。由此，构成布线的整个Cu膜的结晶成长即Cu布线的致密化结束。之后，在步骤S112中，在埋入Cu布线并且被平整化的FSG膜上沉积SiN膜。
若孔的直径或布线槽的宽度在0.25μm以下时，在步骤S101～S112中，对于Cu膜进行两次退火处理的理由如下。即，由于布线图形是微细的，所以通过一次退火处理难于完全除去Cu膜中含有的缺陷并且在整个Cu膜上完全使结晶成长结束。
另一方面，在步骤S10中，在判断形成对象的布线的宽度比0.25μm大时，例如在布线用导电膜的CMP工序前通过只进行一次退火处理进行布线形成。换言之，在孔的直径或者布线槽的宽度比0.25μm大时，在布线结构的形成中，设定为不进行CMP工序后的退火处理。
具体地说，在步骤S201～S207中，与步骤S101～S107相同，在基板上例如沉积SiO2膜和FSG膜后，在两膜中形成孔，之后，在FSG膜中形成与孔连接的布线槽。接着，在使孔和布线槽能够埋入至中途为止地在整个FSG膜表面上依次沉积阻挡膜和Cu晶种膜后，使孔和布线槽完全埋入地在Cu晶种膜上沉积Cu电镀膜。
接着，在步骤S208中，通过对于各Cu膜进行退火处理，在使Cu晶种膜和Cu电镀膜一体化的同时，使一体化的整个Cu膜的结晶化结束。
然后在步骤S209和S210中(CMP工序)中，利用CMP法依次除去从布线槽露出的Cu膜和阻挡膜，由此在FSG膜中形成埋入Cu布线的同时，使FSG膜平整化。之后，在步骤211中，在Cu布线埋入并且平整化的FSG膜上沉积SiN膜。
另外，若孔的直径或布线槽的宽度一旦大于0.25μm时，即，布线槽宽度一旦变大，能够放出布线用导电膜(Cu膜)中的缺陷的面也变大。所以，仅因为布线宽度变大，Cu膜中含有的缺陷量变多，另一方面，由于布线表面的面积也变大，所以使放出Cu膜中的缺陷也变得容易。所以，通过以高的温度进行一次退火处理，能够使作为布线的整个Cu膜的结晶成长完全结束。
在步骤S101～S112或步骤S201～S211的处理结束后，在步骤S20中，判断整个布线层形成是否结束。在存在未形成的布线层时，返回步骤S10中。在整个布线层形成结束时，前进至步骤30，在最上层的布线层上形成衬垫的同时，进行加工的热处理。
如以上所述，根据实施例2，例如在具有0.25μm以下的宽度比较窄的凹部中形成布线时，由于使用实施例1的方法，所以可以获得与实施例1相同的效果。另一方面，例如在具有0.25μm以上的宽度比较宽的凹部中形成布线时，考虑容易从具有较大宽度的凹部内的导电膜放出缺陷，所以在“CMP工序前”只进行一次“退火”。由此，能够在抑制工序数增多的同时，实现没有空洞或表面裂痕的布线结构。
即，根据实施例2，根据布线宽度，通过选择地设定用于形成布线结构的退火处理的次数，可以不增加必要以上的工序数并且能够形成所需的布线结构。
另外，在实施例2中，在具有较大宽度的凹部中形成布线时，在“CMP工序前”只进行一次“退火”，但是也可以取代之，仅在“CMP工序后”进行一次“退火”。
另外，在实施例2中，作为布线用导电膜使用Cu膜，但是即使使用Al膜或Ag膜或含有Cu、Al或Ag的合金膜来代替Cu膜也能够得到同样的效果。另外，阻挡膜的种类不限定，例如可以使用TaN阻挡膜或TaN阻挡膜。
根据本发明，由于在除去凹部外侧的导电膜的工序(除去工序)前后，分别进行退火，所以可以逐渐除去导电膜中含有的缺陷。具体地说，在抑制导电膜结晶成长的同时，通过进行在除去工序前的退火，由于可以抑制凹部内的导电膜中缺陷的聚集，所以可以防止空洞的产生。另外，在通过除去工序前的退火使导电膜中含有缺陷量降低后，进行除去工序，之后，由于以使凹部内的导电膜的表面露出的状态进行再次退火处理，所以，可以更容易除去该导电膜中的缺陷，由此可以避免在该导电膜表面上缺陷聚集的情况发生，另外，通过在除去工序前后分别进行退火处理，由于可以逐渐除去导电膜中含有的缺陷，所以也不会在导电膜中产生不均匀收缩。所以，在防止由缺陷的聚集或导电膜的收缩引起的并在作为布线的导电膜种产生表面裂痕或龟裂的同时，可以使该导电膜的结晶充分地成长。
如上所述，根据本发明，由于可以实现没有空洞或表面裂痕的布线结构，所以可以以高的成品率制造可靠性高的半导体装置的电子器件。
权利要求
1.一种布线结构的形成方法，其特征在于，包括在绝缘膜上形成凹部的工序；在所述绝缘膜上使所述凹部埋入地沉积导电膜的工序；对于所述导电膜进行第1热处理的工序；在进行所述第1热处理后除去所述凹部外侧的所述导电膜的工序；在除去所述凹部外侧的所述导电膜后，对于残存的所述导电膜以其表面露出的状态进行第2热处理的工序。
2.根据权利要求1所述的布线结构的形成方法，其特征在于，所述凹部由孔和在所述孔上形成并与所述孔连接的布线槽构成。
3.根据权利要求2所述的布线结构的形成方法，其特征在于，在进行所述第1热处理的状态中，所述孔内的所述导电膜的晶粒比所述布线槽内的所述导电膜的晶粒小并且所述布线槽内的所述导电膜的晶粒比所述凹部外侧的所述导电膜的晶粒小。
4.根据权利要求1所述的布线结构的形成方法，其特征在于，在进行所述第1热处理的状态中，所述凹部内的所述导电膜的结晶成长没有结束，而在进行所述第2热处理的状态中，所述凹部内的所述导电膜的结晶成长结束。
5.根据权利要求1所述的布线结构的形成方法，其特征在于，在进行所述第1热处理的状态中，所述凹部内的所述导电膜的晶粒比所述凹部外侧的所述导电膜的晶粒小。
6.根据权利要求1所述的布线结构的形成方法，其特征在于，所述第2热处理以比第1热处理高的温度进行。
7.根据权利要求6所述的布线结构的形成方法，其特征在于，所述第1热处理以100℃以上并且低于200℃的温度进行。
8.根据权利要求6所述的布线结构的形成方法，其特征在于，所述第2热处理以200℃以上并且低于500℃的温度进行。
9.根据权利要求1所述的布线结构的形成方法，其特征在于，所述第2热处理比所述第1热处理的进行时间长。
10.根据权利要求1所述的布线结构的形成方法，其特征在于，所述凹部的宽度在0.25μm以下。
11.根据权利要求1所述的布线结构的形成方法，其特征在于，所述导电膜由铜或含铜合金构成。
12.根据权利要求1所述的布线结构的形成方法，其特征在于，在除去所述凹部的外侧的所述导电膜的工序中使用化学机械研磨法。
13.一种电子器件的制造方法，是具有第1布线结构和第2布线结构的电子器件的制造方法，其特征在于，所述第1布线结构的形成方法，包括在基板的第1绝缘膜上形成第1凹部的工序；在所述第1绝缘膜上使第1凹部埋入地沉积第1导电膜的工序；对于所述第1导电膜进行第1热处理的工序；在进行所述第1热处理后除去所述第1凹部外侧的所述第1导电膜的工序；在除去所述第1凹部外侧的所述第1导电膜后，对于残存的所述第1导电膜以其表面露出的状态进行第2热处理的工序，第2布线结构的形成方法，包括在所述基板的第2绝缘膜上形成第2凹部的工序；在所述第2绝缘膜上使所述第2凹部埋入地沉积第2导电膜的工序；对于所述第2导电膜进行第3热处理的工序；在除去所述第2凹部外侧的所述第2导电膜工序，而所述第2凹部的宽度比所述第1凹部的宽度大。
14.根据权利要求13所述的电子器件的制造方法，其特征在于，所述第1凹部的宽度在0.25μm以下，所述第2凹部的宽度比0.25μm大。
全文摘要
本发明提供一种在半导体装置等的电子器件中的布线结构的形成方法。在FSG膜(105)等的绝缘膜上形成凹部(106)和布线槽(107)后在FSG膜(105)上使凹部(106)等埋入地沉积Cu膜。对于该Cu膜进行第1热处理并形成Cu膜(111)后，除去Cu膜(111)中凹部(106)等外侧部分。之后对于残存的Cu膜(111)以其表面露出的状态进行第2热处理。根据本发明，由于可以实现没有空洞或表面裂痕的布线结构，所以可以以高的成品率制造可靠性高的半导体装置的电子器件。
文档编号H01L21/768GK1462069SQ0313820
公开日2003年12月17日 申请日期2003年5月23日 优先权日2002年5月31日
发明者原田刚史 申请人:松下电器产业株式会社