专利名称：储存电容器之埋入式带接触及其制造方法
技术领域：
本发明系关于在沟槽电容器及存储单元的选择晶体管之间的埋入式带接触之制造方法及关于具此种结构的存储单元。
背景技术：
在集成电路中，特别是动态随机存取存储器(DRAM存储器)，电容器一般被用于储存电荷。DRAM存储单元系由选择晶体管及储存电容器组成，被储存于该储存电容器的数据项系为电荷的形式。在此情况下，DRAM存储器具此种DRAM存储单元的陈列，其系以列及行的形式连接。此列连接一般称为字线，及行连接一般称为位线。在此情况下，在个别DRAM存储单元的选择晶体管及储存电容器系彼此连接使得在该选择晶体管系经由字线驱动的情况下，该储存电容器的电荷系经由位线被读入及读出。
在DRAM存储单元的技术发展的主要焦点为储存电容器，20至50飞法拉的储存电容为必要的以得到足够的读取信号。为得到此种以持续减少的DRAM存储单元的单元面积的储存电容，使用一般称的沟槽电容器，其利用第三尺寸。沟槽电容器总是被制造使得深沟槽被蚀刻进入该半导体衬底及接着以介电材料及第一电容器电极(一般称的储存电极)填充。在此情况下，该储存电极一般为n+-掺杂多晶硅填充。而且，第二电容器电极(亦称为埋入极板)如由沿该沟槽下方区域的周围之掺杂剂源的n-形式掺杂原子之向外扩散而形成于半导体衬底。
该DRAM存储单元的选择晶体管一般接着被产生做为在该沟槽电容器旁的平面场效晶体管。该选择晶体管具两个高掺杂扩散区域，其形成该源极-漏极电极及由信道区域分开。一个扩散区域连接至该DRAM存储单元的位线。相反地，另一个扩散区域系经由电容器连接区域(一般称的埋入式带)连接至该储存电极。该选择晶体管的信道进一步藉由栅极介电体层与连接至该DRAM存储单元的字线之栅极电极层隔离。
该DRAM存储单元的读入及读出操作系由该字线控制，做为电压施用于该栅极电极层的结果，使得电流传导信道在该选择晶体管的源极/漏极电极之间产生，使得以电荷形式的数据可经由埋入式带接触读入该储存电极及自该储存电极读出。
在该储存电极及该源极/漏极电极间的埋入式带接触一般被制造使得n+-形式多晶硅填充(其在上方沟槽区域被绝缘体层(一般为SiO2层)围绕)被回蚀进入该沟槽。之后，该未被覆盖的绝缘体层接着被自该沟槽壁移除及沟槽的n+-形式多晶硅沉积接着被再次执行以制造在该储存电极的n+-形式多晶硅填充及相邻半导体衬底间的接触区域，于此该选择晶体管的扩散区域被接着具体化。在移除在沟槽壁的未被覆盖绝缘体层之后及以n+-形式多晶硅填充前为形成该埋入式带接触，薄内衬层，较佳为Si3N4，被施用。该内衬层用做阻挡层以防止在埋入式带接触的填充期间该n+-形式多晶硅与单晶质衬底接触，此接触会产生不欲的再结晶及因而损伤半导体衬底，此接着提供高电阻于用做该选择晶体管的扩散区域之区域。然而，在此情况下，该内衬层必然为足够薄以使得电荷载体的穿隧及因而在该储存电极及该选择晶体管的该源极/漏极电极间的电荷交换可经由该埋入式带接触进行。
然而，因为日益增加的结构小型化，在该沟槽电容器的储存电极及选择晶体管的相邻扩散区域间的接触电阻构成甚至更大的问题。因为在埋入式带接触的形成期间，先前的方法控制表示该内衬层亦无可避免地在该埋入式带接触及该储存电极间形成，该接触电阻因为中间插入的内衬层而为非常高，特别是在-10℃或更少的低温。在DRAM存储单元的先前生成中，因为该低速度要求及在该沟槽电容器区域的该埋入式带接触之大截面区段，此接触电阻仍为可接受的。然而，在该沟槽电容器的上方区域的进一步日益缩紧及因而该埋入式带接触的截面区段的进一步日益缩紧，存在一个风险即足够的电荷不再能够流入该沟槽电容器，其可导致该DRAM存储单元的失效。
发明内容
本发明目的为提供一种用于该DRAM存储单元的沟槽电容器之该埋入式带接触的改良结构及其制造方法，其特征为在该埋入式带接触及该储存电极间的减少接触电阻。
此目的可根据本发明藉由根据权利要求第1项的方法及根据权利要求第6项的存储单元达到，较佳发展被订定于相依权利要求。
根据本发明，在该存储单元的沟槽电容器及后续形成的该存储单元的选择晶体管间的该埋入式带接触以此种方式被制造使得该内部电容器电极层在该沟槽电容器的沟槽内被回蚀及接着该未被覆盖绝缘体层在该沟槽壁被移除以定义在里面的该埋入式带接触的区域。之后，该内衬层被沉积以覆盖在该沟槽的该内部电容器电极层及该未被覆盖的沟槽壁及因而形成阻挡层。具该内部电容器电极层的材料之间隔物层接着形成于在该沟槽壁的该内衬层及该未被覆盖的内衬层在该沟槽的该内部电极层上方被移除。最后，该沟槽以该内部电容器电极层的材料填充以制造该埋入式带接触。
移除在该埋入式带接触及该内部电容器电极层间的该内衬层减少在该埋入式带接触及该储存电极间的电阻及因而提供自该选择晶体管经由该埋入式带接触传导足够电荷进入该沟槽电容器的储存电极之机率及因而避免该DRAM存储单元的失效。
根据较佳具体实施例，该半导体衬底为硅衬底，该内部电容器电极层的材料为多晶硅及该内衬层为Si3N4层。此材料设计经由该埋入式带接触确保特别低的接触电阻。在此情况下，较佳为形成具层厚度约略微1奈米的内衬层，故保留在该硅衬底及该埋入式带接触间接口的该Si3N4层提供用于可靠的阻挡作用及同时提供足够的穿隧及因而足够的电荷载体流。
进一步较佳为形成该间隔物层以使用一种自对准方式移除在该沟槽的该内部电容器电极层的该内衬层，使得具该内部电容器电极层的材料之层以大面积方式沉积及该层基本上藉由不均向性蚀刻再次自该水平区域被移除，故沟槽底部为未被覆盖的。此步骤后续使得该内衬层被简易地及成本有效地自该沟槽底部移除。在此情况下，该内衬层较佳为在该间隔物层的不均向性回蚀期间被立即伴随地移除，以省去进一步方法步骤及因而以使得特别成本有效的制造可被进行。
本发明参考相关图式更详细解释于下，其中第1图显示DRAM存储单元的电路图；第2图显示穿过具根据本发明的埋入式带接触之DRAM存储单元的图式截面区段，及第3图显示以标准DRAM方法顺序的根据本发明方法以制造根据本发明的埋入式带接触。
具体实施例方式
本发明以形成硅基底DRAM存储单元的方法顺序方式以沟槽电容器的制造为基础被说明以。然而，具根据本发明的埋入式带接触之该沟槽电容器亦可被用于需要储存电容的其它大规模集成电路。该沟槽电容器较佳为使用平面技术形成，其包括一系列个别方法，每一个方法作用于该晶片表面的整个面积，硅衬底的局部更换藉由合适的遮蔽步骤以标的方式进行。在此情况下，多个具相对应沟槽电容器的存储单元在该DRAM制造期间同时形成。然而，在下文中，本发明仅以关于个别沟槽电容器的形成说明。
DRAM存储器主要使用一个晶体管单元观念，其电路图被示于第1图。这些存储单元包括储存电容器1及选择晶体管2。该选择晶体管2较佳为建构为场效晶体管及具第一源极/漏极电极21及具第二源极/漏极电极23，排列于他们之间的是主动区域22，在该主动区域可能形成在该第一电极21及该第二电极23之间的电流传导信道。排列于该主动区域22上方的是绝缘体层24与门极电极25，其用做板式电容器，其可被使用以影响在该主动区域22的电荷密度。
该选择晶体管2的第二电极23系经由电连接4连接至该储存电容器1的第一电极11。该储存电容器1的第二电极12必然连接至传导连接5，其较佳为该DRAM存储器的所有储存电容器共享。该选择晶体管2的第一电极21更进一步地连接至位线6以使得以电荷形式储存于该储存电容器1的数据可被读入或读出。在此情况下，该读入或读出操作系经由连接至该选择晶体管2的栅极电极25的该字线7控制，藉由电压的施用，以产生在该第一源极/漏极电极21及第二源极/漏极电极23之间的该主动区域22之电流传导信道。
做为使用沟槽电容器于DRAM存储单元的结果，该三度空间结构使得该DRAM单元区域被显著减少及同时确保在硅平面技术方面的简单制造。此种沟槽电容器使得达到特别是约20至50飞法拉的电容器电容为可能，其为必要的以得到足够的该DRAM单元的读取/写入信号。
习知沟槽电容器具被蚀刻进入该硅衬底的沟槽且典型以高掺杂多晶硅具体化。此多晶硅填充由储存介电体层如氮化物层在沟槽下方区域与外部电容器电极绝缘，此系藉由引入掺杂原子进入该沟槽下方区域而形成。在该上方沟槽区域，该多晶硅填充由绝缘体层与该硅衬底隔离以防止寄生晶体管沿该沟槽升高。
该选择晶体管，其一般以平面方式在该硅衬底表面被具体化，具两个扩散区域，其形成两个源极/漏极电极，一个扩散区域与该沟槽相邻。电容器连接，一般称的埋入式带接触，在此区域被具体化及连接该选择晶体管的扩散区域至在该沟槽的该多晶硅填充。该埋入式带接触同样地一般包括高掺杂多晶硅。
在此处产生的问题为，在硅平面技术方面的形成期间，在引入该沟槽之前，该埋入式带接触由内衬层，较佳为薄Si3N4层，与该硅衬底及在该沟槽的该多晶硅填充隔离以防止在该高掺杂多晶硅材料的引入以形成该埋入式带接触期间该硅衬底被损伤。然而，该Si3N4层提供增加的接触电阻，特别是在该埋入式带接触及该沟槽电容器的储存电极之间，其可具不足电荷被写入该储存电极的结果及该存储单元因而失效。
为防止此，本发明使在形成该埋入式带的该多晶硅填充及形成该储存电极的该多晶硅填充之间方法主导薄Si3N4层的移除被进行。
第2图显示于该选择晶体管及该沟槽电容器之间具根据本发明的埋入式带接触的DRAM存储单元的可能具体实施例。在此情况下，该沟槽电容器1被形成于该单晶质硅衬底100内，其为弱p-掺杂的(如使用硼)。沟构101具体化于硅衬底100内。在沟槽下方区域112，高度n+-掺杂层103沿该沟槽生成，该层以如砷掺杂，做为埋入板，该n+-掺杂层103形成该沟槽电容器的外部电容器电极。
在该硅衬底100具体化的沟槽101以n+-掺杂多晶硅层102填充，多晶硅以砷或磷掺杂。此沟槽填充102形成该沟槽电容器1的储存电极。在该n+-掺杂外部层103及该n+-掺杂沟槽填充层102之间，介电体层104形成于在该沟槽下方区域112的沟槽壁以使该两个电容器电极彼此隔离。在此情况下，该储存介电体104包括介电体层堆栈，如氧化物、氮化氧化物或氧化物-氮化物-氧化物，或具高介电常数的不同材料。
该DRAM存储单元的选择晶体管2具两个扩散区域201、202，其由n-形式掺杂原子植入该硅衬底100而产生及由信道203分开。该第一扩散区域201用做该选择晶体管2的第一源极/漏极电极21且经由接触层204连接至位线6。该信道203由该介电体层206进一步与该栅极电极层207隔离，其为该字线7的一部份。
在沟槽101的上方区段，包含SiO2的绝缘体层105以一种与介电体层104相邻的方式被提供于该沟槽壁及该沟槽电容器的填充层102之间，此SiO2层105防止寄生晶体管沿该沟槽形成，此寄生晶体管会产生不欲的漏电流。该埋入式带接触205被排列于该多晶硅沟槽填充102，该埋入式带接触系藉由在该绝缘体层105上方的沟槽的n+-掺杂多晶硅填充而形成。该埋入式带接触205产生在该选择晶体管2的第二扩散区域202及该沟槽电容器1的储存电极12的填充层102之间的连接。薄Si3N4内衬层106，较佳为具厚度1奈米，在该埋入式带接触205及该选择晶体管的第二扩散区域202之间形成，此内衬层保护该硅衬底100不致在以n+-掺杂多晶硅的埋入式带接触的填充期间被损伤。然而，于该埋入式带接触205及该沟槽填充102之间没有此种内衬层；此种内衬层会增加在埋入式带及该沟槽填充之间的增加电阻。
此结构一方面确保在该埋入式带接触区域的薄Si3N4内衬层106保护该相邻硅衬底100不会被损伤，同时防止Si3N4层在该埋入式带接触205及储存电极102间形成；在该埋入式带接触及该储存电极间的Si3N4会导致高电阻及因而为电荷流进入该沟槽电容器的阻碍。
一种n-掺杂井107被进一步提供于该硅衬底100，及用做该埋入式板103至该进一步存储单元的埋入式板之连接。一种绝缘沟槽106(STI隔离)被形成以使该DRAM存储单元彼此绝缘，该栅极电极层207与该字线7藉由氧化物层208与该位线6及该接触层204至该选择晶体管的第一扩散区域201绝缘。
该读入DRAM单元及自DRAM单元读出的操作系经由连接至该选择晶体管2的栅极电极层207的该字线7控制，电压的施用产生在该扩散区域201、202之间的电流传导信道，使得以电荷形式的数据可经由该埋入式带接触205读入该沟槽电容器1的填充层102及自该沟槽电容器1的填充层102读出。在此情况下，该电荷穿过在该选择晶体管的第二扩散区域202及该埋入式带接触205之间的薄Si3N4内衬层106。
第3A至3E图以标准DRAM方法顺序显示制造根据本发明的埋入式带接触的可能方法以用于该沟槽电容器1及该选择晶体管2间的电连接。
起始点为一种方法阶段，在此阶段该沟槽电容器1已形成，此方法阶段的图标截面区段被示于第3A图。以该硅衬底100具体化的该沟槽101以该为n+-掺杂多晶硅层102填充。在该沟槽下方区域112，该介电体层104形成于该沟槽壁，其隔离以n+-掺杂具体化的该外部电容器电极103与该储存电极102，该外部电容器电极103进一步连接至该n-掺杂井107。该SiO2氧化物领状105以一种与该介电体层104相邻的方式被具体化于该上方沟槽区域111。
使用在该硅衬底100上的屏蔽层之协助，此屏蔽层系由薄SiO2层301及位于层301上的薄Si3N4层302所组成，该沟槽101的上方区域113被自由蚀刻以定义该埋入式带接触的区域。为形成该埋入式带接触，如在第3B图所示，在第一步骤，该薄Si3N4内衬层106接着以大面积方式被施用，在此情况下，该Si3N4层的层厚度较佳为约1奈米。该内衬层106可靠地确保在该沟槽101及该硅衬底100之间的接口被保护免受该后续方法步骤的损伤。
在下列方法步骤中，多晶硅层215被沉积。该多晶硅层215较佳为以与该沟槽填充102相同的掺杂剂n+-掺杂。第3C图显示在此方法步骤后穿过该硅晶片100的截面区段。
该经沉积多晶硅层215的厚度较佳为约20奈米。该多晶硅层215接着在进一步方法步骤被不均向性回蚀，使得该多晶硅被自该水平区域移除，特别是亦自在该沟槽区段213的底部移除，及仅该多晶硅间隔物215保留在该沟槽壁。在进一步方法步骤中，该未被覆盖的Si3N4层106接着在该水平区域被蚀去，特别是亦自在该多晶硅填充102上方的该沟槽区段113的底部移除。在此方法步骤后穿过该硅晶片100的截面区段被示于第3D图。
在完成该埋入式带接触205的总结方法步骤顺序中，n+-形式多晶硅沉积接着再次作动以完全地再次填充该沟槽，及该多晶硅接着被回蚀至该硅表面的位准。在此形成根据本发明的埋入式带接触的方法步骤后穿过该硅晶片的截面区段被示于第3E图。在该进一步已知标准方法顺序的协助下，该选择晶体管接着被制造以形成DRAM存储单元如第2图所说明。
根据本发明仅留下该Si3N4内衬层106于与该硅衬底100的接口之区域，但移除在沟槽101的n+-形式多晶硅填充102上的该Si3N4内衬层106之步骤确保该硅衬底100在该埋入式带接触的形成期间未被损伤，及同时确保在该埋入式带接触205及该储存电极102间的接触电阻维持为低的。
权利要求
1.一种存储单元的储存电容器的埋入式带接触之制造方法，该储存电容器系形成于具围绕在该半导体衬底沟槽下方区域的该外部电极层的该半导体衬底的沟槽，介电体中间层被具体化于该沟槽的沟槽壁的下方区域，绝缘层，其以一种与介电体中间层相邻的方式形成于该沟槽的沟槽壁的上方区域，及内部电极层基本上填充该沟槽，该方法具下列步骤回蚀该内部电极层进入该沟槽，自该沟槽壁移除该未被覆盖绝缘体层以定义埋入式带接触区域，沉积一内衬层以覆盖在该沟槽的该内部电极层及该未被覆盖的沟槽壁，使用该内部电极层的材料形成间隔物层于在该沟槽壁的该内衬层，该未被覆盖的内衬层自在该沟槽的该内部电极层移除，及使用该内部电极层的材料填充该沟槽。
2.根据权利要求第1项的方法，该半导体衬底系为Si衬底，该内部电极层的材料为多-Si，及该内衬层包含Si3N4。
3.根据权利要求第1或2项的方法，该内衬层的厚度为约1奈米。
4.根据先前权利要求其中一项的方法，该间隔物层系以大面积方式沉积而形成，一种具该内部电极层的材料之层，其基本上藉由不均向性蚀刻再次自该水平区域被移除以揭露在该沟槽底部的该内衬层。
5.根据权利要求第4项的方法，在该不均向性回蚀期间，在该沟槽底部的该内衬层系伴随地被移除以形成该间隔物层。
6.一种存储单元其具储存电容器(1)，其形成于半导体衬底(100)的沟槽(101)内，其具沿在该半导体衬底的沟槽下方区域(112)的外部电极层(103)、具体化于该沟槽的沟槽壁的下方区域的介电体中间层(104)、绝缘体层(105)、其以一种与在该沟槽的沟槽壁的上方区域(111)的该介电体中间层相邻的方式形成，及基本上填充该沟槽的内部电极层(102)，及具选择晶体管(2)，其具第一及第二电极区域(201、202)于该半导体衬底，排列于他们之间的是主动区域(203)，在该主动区域可形成电流传导信道于该第一及第二电极区域之间，该储存电容器(1)的该内部电极层(102)系经由埋入式带接触(205)连接至该选择晶体管(2)的两个电极区域(202)的其中一个，其被排列于在区段(113)的沟槽(101)且无绝缘层在直接在该储存电容器的内部电极层(102)的沟槽壁，以一种方式藉由在该沟槽壁的内衬层(106)与该选择晶体管的电极区域(203)隔离，及包含该内部电极层(102)的材料。
7.根据权利要求第6项的存储单元，该半导体衬底(100)系为Si衬底，该内部电极层(102)的材料为多-Si，及该内衬层(106)系包含Si3N4。
8.根据权利要求第6或7项的存储单元，在该储存电容器(1)的内部电极层(102)的埋入式带接触及该选择晶体管的电极区域(202)之间的该内衬层(106)的厚度系约为1奈米。
全文摘要
在一存储单元的沟槽电容器及后续形成的该存储单元的选择晶体管间的一埋入式带接触以此种方式被制造，使得该内部电容器电极层在该沟槽电容器的沟槽内被回蚀及接着该未被覆盖绝缘体层在该沟槽壁被移除以定义该埋入式带接触面积的区域。之后，该内衬层被沉积以覆盖在该沟槽的该内部电容器电极层及该未被覆盖的沟槽壁及因而形成阻挡层。具该内部电极层的材料之间隔物层接着形成于在该沟槽壁的该内衬层。最后，该未被覆盖的内衬层在该内部电极层上方被移除且该沟槽以该内部电极层的材料填充以制造该埋入式带接触。
文档编号H01L29/94GK1577804SQ200410049199
公开日2005年2月9日 申请日期2004年6月25日 优先权日2003年6月26日
发明者P·沃伊特, G·恩德斯 申请人:因芬尼昂技术股份公司