专利名称：半导体电容器结构及其制造方法
技术领域：
本发明涉及一种半导体器件，本发明更特别地涉及半导体电容器结构及其制造方法。
背景技术：
电容器的电容确定诸如动态随机存取存储器(DRAM)的驱动能力，该电容器通常包括位于电容器电极之间的电容器介质层。主要由电极的总表面积和电容器介质层的厚度确定的电极之间的距离确定其电容。因此，为了通过提高电容器电极的有效表面积提高电容，进行了许多尝试。
然而，不幸的是，由于半导体器件的集成度越来越高，所以在器件内为形成电容器而分配的面积越来越小。换句话说，随着集成度的提高，电容器的宽度越来越窄，而且越难以获得要求的电容量。
为了提高电容器电极或存储节点的高度、为了提高其有效表面积、为了保持要求的晶胞(unit cell)单元电容(cell capacitance)，已经开发了各种制造技术。例如，可以形成其高度高于1μm的凹形或圆柱形的存储节点。
不幸的是，随着存储节点高度的提高，存储节点的面积降低，因为存储节点形成孔的轮廓越来越倾斜。这样导致电容器结构越来越不稳定、越来越不可靠。特别是，如果存储节点的高度约为1,5000nm时，可能发生诸如存储节点“静摩擦”或“倾斜”现象。例如，图1A和1B示出这些问题。静摩擦现象通常是在清洗之前进行干燥处理的过程中，由相邻存储节点电极两端之间残余的液滴的表面张力产生的。倾斜现象是在热循环期间，由氮化物蚀刻阻挡层与存储节点之间的热膨胀(CTE)系数的差别引起的。
为了提高电容器结构的稳定性，应该增加存储节点底部的宽度，而且需要确保相邻存储节点之间具有足够距离。在这方面，定义了最小间隔临界尺寸(CD)，以表示对角线方向上的相邻存储节点之间的要求距离。如果存储节点发生倾斜，则增加该最小间隔CD降低存储节点的似然性。
然而，如图2A-2B所示，更加难以在存储节点之间获得足够距离，因为器件尺寸在缩小。特别是，如果不降低相邻存储节点之间的距离B，就难以提高存储节点的底部宽度W。特别是，由于存储节点底部宽度W增加到W增加了数量A(参考图2B)，所以存储节点之间的距离B成比例不显著降低到B’。
因此，如果不降低存储节点底部宽度，难以形成可靠电容器结构，而且避免发生传统问题，例如存储节点的静摩擦或倾斜。
发明内容
在一个实施例中，半导体器件电容器下部电极包括基底；以及在该基底上形成的倾斜壁。该壁具有中线。该壁具有内侧壁和外侧壁。内侧壁和外侧壁相对于该中线互相基本对称。
根据一个方面，该壁逐级倾斜。根据另一个方面，该壁逐渐倾斜，而没有阶梯。
根据本发明的另一个实施例，一种用于形成半导体器件的方法包括在半导体衬底上形成层间绝缘层，该层间绝缘层具有位于其内的导电垫；在层间绝缘层上形成蚀刻阻挡层；在蚀刻阻挡层上形成第一牺牲层；在第一牺牲层上形成第一存储节点开口；在第一牺牲层和该开口的侧壁和底部上沉积导电层；在该导电层上形成第二牺牲层；平面化获得的结构，直到露出第一牺牲层的上表面；部分去除第一和第二牺牲层的上部，以露出导电层的侧壁部分；细化裸露侧壁部分；以及去除第一和第二牺牲层的剩余部分。
因此，可以提高半导体电容器结构的可靠性，而且可以提高生产能力。此外，利用本发明原理，有助于进一步缩小半导体器件。
根据以下参考附图对优选实施例所做的详细说明，更容易理解本发明的上述以及其他目的和优点，附图包括图1A-1B分别是用于说明传统问题存储节点的静摩擦和倾斜的电容器下部电极的透视图；图2包括图2A和图2B，是用于说明现有技术的问题的、用于形成传统半导体器件的结构的剖视图；图3至14是根据本发明实施例中的实施例的制造方法的剖视图；以及图15是根据本发明又一个实施例的半导体器件的电容器下部电极的剖视图。
具体实施例方式
现在，将参考附图更全面说明本发明，附图示出本发明的优选实施例。然而，可以以许多不同方式实现本发明，而且不应该认为本发明局限于在此说明的实施例。相反，提供这些实施例为的是使本公开更深入、全面，而且向本技术领域内的熟练技术人员全面说明本发明原理。在附图中，为了说明问题，夸张示出这些单元的形状，而且在不同附图中，同样的参考编号表示同样的单元。
参考图3，为了根据本发明的一个实施例形成具有存储节点的半导体器件，在半导体衬底11上形成其内形成了触针20的第一绝缘层10。可以由诸如氧化物的介质材料形成第一绝缘层10。衬底11可以是诸如硅圆片的半导体圆片，或在其上形成的预定材料层。尽管未示出，但是下部结构可以包括源极区域/漏极区域，而且可以在半导体衬底11上形成栅极，以形成晶体管或存储单元。例如，利用传统技术，可以将触针20电连接到形成在其上的存储节点上。触针20还电连接到半导体衬底11的有源区域。尽管未示出，但是本技术领域内的熟练技术人员已知，可以通过接触垫，将触针20连接到有源区域。可以平面化第一绝缘层10。
接着，在本技术领域内公知，在第一绝缘层图形10上顺序形成蚀刻阻挡层30和第二绝缘层40。例如，蚀刻阻挡层30由对第二绝缘层40具有蚀刻选择性的、诸如氮化硅的材料形成，以在后续蚀刻除去过程中用作端点，从而去除第二绝缘层40。例如，可以利用低压化学气相沉积方法，由厚度约为3,000至20,000埃的氧化物形成第二绝缘层40。第二绝缘层40可以是一层等离子增强型正硅酸四乙酯(PE-TEOS)或多层PE-REOS层。
参考图4，然后，优先在第二绝缘层40上形成光致抗蚀剂50。
参考图5，可以图形化光致抗蚀剂50，以形成具有开口51的光致抗蚀剂图形50’，开口51覆盖触针20。
参考图6，然后，利用光致抗蚀剂图形50’作为蚀刻掩模，蚀刻第二绝缘层40和蚀刻阻挡层30，从而形成第二绝缘层图形70和蚀刻阻挡层图形60，通过第二绝缘层图形70和蚀刻阻挡层图形60乡村存储节点接触孔80。
参考图7，然后，去除光致抗蚀剂50’，在第二绝缘层图形70上保角沉积导电层90，但是不完全填充存储节点孔80。通常，在现有技术中，所形成的导电层90的厚度约为400埃。然而，根据本发明的一个实施例，导电层90的厚度约为600埃。因此，可以增加存储节点底部的宽度，从而改善电容器结构的稳定性，下面将做进一步说明。优先由诸如掺杂多晶硅的材料、诸如W、Pt、Ru和Ir的金属、诸如TiN、TaN和WN的导电金属氮化物、诸如RuO2和IrO2的导电金属氧化物以及它们的任意组合形成导电层90。然后，优先以完全覆盖第二绝缘层图形70的厚度，形成第三绝缘层或保护层100。
参考图8，优先利用传统平面化技术，例如化学机械抛光法(CMP)，平面化所获得的结构，以形成分离的存储节点110。在平面化过程中，平面化导电层90以及第二和第三绝缘层70、100的顶部，以形成分离存储节点110。
参考图9，在垂直方向，去除部分被平面化的第二和第三绝缘层70、100。第二和第三绝缘层70、100与存储节点110的蚀刻选择比优先约为1000∶1。因此，在该处理过程中，优先保留存储节点110基本不被蚀刻。
特别是，利用化学干蚀刻方法，可以部分去除被平面化的第二和第三绝缘层70、100。化学干蚀刻方法优先使用没有等离子的气相进行蚀刻。例如，可以使用气化的湿蚀刻剂，例如无水HF蒸气加H2O(气体)。因为可以不使用等离子进行化学干蚀刻处理，所以可以减少对衬底表面的蚀刻损伤。可以将异丙醇(IPA)、具有CH3OH的醇族或具有CH3COOH的羧酸用作催化剂。衬底11的温度约为0-60℃。此外，无水HF的流速约为100-2000sccm/秒。此外，IPA的流速约为50-200sccm/秒。
作为一种选择，可以采用湿蚀刻方法，利用BOE(缓冲氧化物蚀刻剂，即，HF+NH4F)，蚀刻或者去除平面化的第二和第三绝缘层70、100。这是可能的，因为根据本发明原理可以构造更稳定的存储节点结构。
参考图10，图10示出细化存储节点110的裸露侧壁部分的过程。换句话说，然后，优先在水平方向，部分蚀刻部分裸露的存储节点110的内侧壁17和外侧壁19。例如，同时将部分裸露的存储节点110的内侧壁17和外侧壁19蚀刻为约40埃的宽度。存储节点110与第二绝缘层图形70(或第三绝缘层100)的蚀刻选择比优先大于或约等于10∶1。与在上述垂直蚀刻过程中相同，可以利用化学干蚀刻方法，部分蚀刻部分裸露的存储节点110的侧壁。化学干蚀刻方法可以使用诸如CF4+O2的气相蚀刻剂。衬底11的温度可以约为0-60℃。功率可以约为100W-600W。压力可以约为10-50Pa。CF4的流速可以约为30-80sccm/秒。O2的流速可以约为150-300sccm/秒。
作为一种选择，可以采用湿蚀刻方法，利用SC1，在水平方向部分蚀刻部分裸露的存储节点110的侧壁17、19。
在垂直蚀刻过程和水平蚀刻过程之任一或二者中，可以采用化学干蚀刻方法或湿蚀刻方法。如果利用同一种蚀刻方法进行垂直蚀刻和水平蚀刻，则可以在原处进行垂直蚀刻和水平蚀刻。
然而，本技术领域内的熟练技术人员明白，本发明并不局限于上述处理条件，而且上述处理条件代表可以用于形成本发明的稳定电容器结构的许多组可能处理条件之一。
参考图11，利用与参考图9描述的方法相同的方法，再在垂直方向，基本上不蚀刻存储节点110，进一步部分去除第二绝缘层图形70和第三绝缘层100。
参考图12，利用与参考图10描述的方法相同的方法，再在水平方向，进一步部分蚀刻部分裸露的存储节点的内侧壁和外侧壁。
可以根据特定应用，确定上述水平蚀刻步骤和垂直蚀刻步骤的数量。例如，可以增加甚或减少更多的水平蚀刻和垂直蚀刻。在该实施例中，利用水平蚀刻步骤和垂直蚀刻步骤的数量，确定在存储节点110上形成的阶梯的数量。
参考图13，利用诸如BOE的蚀刻剂，基本上完全去除剩余的第二绝缘层图形70和第三绝缘层100。
去除绝缘层70、100后，可以进行磷化氢热处理过程，以改善存储节点110的表面特性。
因此，与虚线表示的现有技术电容器结构相比，根据本发明的上述实施例，可以将存储节点110的底部宽度增加数量“x”，如图13所示。数量x优先在10nm至40nm范围内。利用字母W表示传统存储节点的底部宽度，而W’表示根据本发明上述实施例的存储节点110的底部宽度。宽度W优先为3,200埃，而宽度W’优先约为4,000埃。此外，外侧壁19与存储节点110的上表面之间的夹角可以比现有技术结构的夹角更接近90°，例如，90±2°。因此，与现有技术电容器结构相比，可以显著增加相邻存储节点110之间的距离“y”和存储节点的底部宽度。因为此原因，可以显著提高电容器结构的稳定性，从而减少诸如存储节点110的静摩擦或倾斜的传统问题。
参考图14，在存储节点(电容器下部电极)110上形成例如由传统电容器介质形成的电容器介质层120。然后，在电容器介质层120上形成电容器上部电极130，从而完成电容器40。与在下部电极110中相同，可以由从包括掺杂多晶硅、诸如W、Pt、Ru和Ir的金属、诸如TiN、TaN和WN的导电金属氮化物、诸如Ru02和IrO2的导电金属氧化物以及它们的任意组合的组中选择的材料形成上部电极130。然而，可以由不同材料形成上部电极14和电容器下部电极12。
因此，利用上述处理过程制造的电容器40包括具有基底12(或下部)的存储节点110。电容器40进一步包括在基底12上形成的斜壁14。
根据本发明的一个方面，壁14优先具有上部32和下部34。上部32的宽度至少为200埃，而下部的宽度至少为400埃。因此，下部34优先具有比上部32大的宽度。下部可以是紧接在上部32之下的壁14的一部分，或者上部可以是紧接在下部34之上的壁14的一部分。
尽管在附图中未示出，但是优先对存储节点110的上端部的角部进行导角，以防止器件发生故障。
根据一个方面，可以将壁14看作具有内侧壁17和外侧壁19。可以看到壁14具有中线18，中线18是连接上部与内侧壁17、19之间的中点的中心线。中线18是为了说明本发明原理示出的虚拟线。内侧壁17和外侧壁19优先相对于中线18互相对称。
根据又一个方面，壁14是逐级倾斜的。特别是，壁14具有在内侧壁17上形成的第一阶梯38和在外侧壁19上形成的第二阶梯36。第一和第二阶梯36和38可以相对于中线18基本对称。
根据本发明的又一个方面，壁14的外侧壁19与基底12的平面13或存储节点110的上表面形成约90度的夹角，因此增加了存储节点110之间的距离。然而，壁14的外侧壁19可以相对于基底平面稍许前倾。
图15示出变换实施例。参考图15，壁14可以逐渐倾斜，而没有阶梯。换句话说，存储节点110的宽度从壁14的底部到顶部逐渐减小。尽管图3-14所示的处理过程具体说明形成逐级倾斜的壁，但是本技术领域内的熟练技术人员明白，如何形成逐渐倾斜，而没有阶梯的壁。例如，利用可以同时进行垂直蚀刻和水平蚀刻的蚀刻剂，可以形成图15所示的结构。可以选择蚀刻选择比，以进行水平蚀刻过程和垂直蚀刻过程。
在这两个实施例中，基底12和壁14优先形成单柱体叠片(OCS)电容器。如果从平面图上观看，存储节点或壁14可以是大致正方形、圆形或椭圆形。
总之，根据本发明的各实施例，与传统电容器结构相比，更容易控制最小间隔CD。此外，存储节点110的底部比存储节点110的顶部或传统存储节点的底部宽。此外，因为外侧壁19与存储节点110的上表面或基底12的平面13之间的夹角比现有技术结构的夹角更紧接90°，所以可以提高存储节点110之间的距离。
因为这些原因，可以显著提高电容器结构的稳定性，从而减少诸如静摩擦或倾斜现象的传统问题。此外，与传统存储节点结构的约60nm相比，可以进一步使最小间隔CD降低到低于约40nm。
因此，可以提高半导体电容器结构的可靠性，而且可以提高生产能力，此外，根据本发明原理，有助于进一步缩小半导体器件。
尽管参考在此描述的特定实施例，对本发明原理进行了描述和说明，但是本技术领域内的熟练技术人员明白，在所附权利要求所述的本发明实质范围内，可以在形式和细节方面对其进行各种修改。
权利要求
1.一种半导体器件，该半导体器件包括基底；以及倾斜壁，在该基底上形成该倾斜壁，该壁具有中线，其中该壁具有内侧壁和外侧壁，其中内侧壁和外侧壁相对于中线基本上互相对称。
2.根据权利要求1所述的半导体器件，其中该壁逐级倾斜。
3.根据权利要求1所述的半导体器件，其中该壁逐渐倾斜，而没有阶梯。
4.一种半导体器件，该半导体器件包括基底；以及壁，在该基底上形成该壁，其中该壁逐级倾斜。
5.根据权利要求4所述的半导体器件，其中该壁具有上部和下部，而且其中该壁的下部的宽度大于该壁上部的宽度。
6.根据权利要求4所述的半导体器件，其中基底和壁形成单柱体叠片(OCS)电容器的存储节点。
7.根据权利要求4所述的半导体器件，其中如果在平面图上观看，该壁大致为正方形、圆形或椭圆形。
8.根据权利要求4所述的半导体器件，其中该壁具有内侧壁和外侧壁，其中该壁具有在内侧壁上形成的第一阶梯和在外侧壁上形成的第二阶梯，而且其中第一阶梯和第二阶梯基本对称。
9.根据权利要求8所述的半导体器件，其中该壁的外侧壁与基底平面形成约90度夹角。
10.根据权利要求9所述的半导体器件，其中外侧壁相对于基底平面前倾。
11.根据权利要求4所述的半导体器件，其中该壁的上端部的角部被导角。
12.一种半导体器件，该半导体器件包括半导体衬底；层间绝缘层，在该半导体衬底上形成该层间绝缘层，该层间绝缘层具有在其内形成的接触垫；以及电容器下部电极，电连接到该接触垫，该电容器下部电极包括基底；倾斜壁，在该基底上形成该倾斜壁，该壁具有中线，其中该壁具有内侧壁和外侧壁，其中内侧壁和外侧壁相对于中线基本上互相对称。
13.根据权利要求12所述的半导体器件，其中该壁逐级倾斜。
14.根据权利要求12所述的半导体器件，其中该壁逐渐倾斜，而没有阶梯。
15.一种用于形成半导体器件的方法，该方法包括在半导体衬底上形成层间绝缘层，该层间绝缘层具有位于其内的导电垫；在层间绝缘层上形成蚀刻阻挡层；在蚀刻阻挡层上形成第一牺牲层；在第一牺牲层上形成存储节点开口；在第一牺牲层和该开口的侧壁和底部上沉积导电层；在该导电层上形成第二牺牲层；平面化获得的结构，直到露出第一牺牲层的上表面；部分去除第一和第二牺牲层的上部，以露出导电层的侧壁部分；细化裸露侧壁部分；以及去除第一和第二牺牲层的剩余部分。
16.根据权利要求15所述的方法，其中重复进行去除上部以及细化裸露侧壁部分的过程一次或多次。
17.根据权利要求15所述的方法，其中部分去除第一和第二牺牲层的上部的过程包括化学干蚀刻过程。
18.根据权利要求17所述的方法，其中第一和第二牺牲层与导电层的蚀刻选择比约为1000∶1。
19.根据权利要求17所述的方法，其中化学干蚀刻过程使用没有等离子的气相进行蚀刻。
20.根据权利要求19所述的方法，其中气相包括蒸气湿蚀刻剂。
21.根据权利要求19所述的方法，其中气相包括无水HF蒸气加H2O(气体)。
22.根据权利要求21所述的方法，其中异丙醇(IPA)、具有CH3OH的醇族或具有CH3COOH的羧酸用作催化剂。
23.根据权利要求21所述的方法，其中衬底的温度约为0-60℃；无水HF的流速约为100-2000sccm/秒；IPA的流速约为50-200sccm/秒。
24.根据权利要求15所述的方法，其中部分去除第一和第二牺牲层的上部的过程包括湿蚀刻过程。
25.根据权利要求24所述的方法，其中蚀刻剂包括BOE。
26.根据权利要求15所述的方法，其中细化过程包括化学干蚀刻过程。
27.根据权利要求26所述的方法，其中化学干蚀刻过程使用包括CF4+O2的气相。
28.根据权利要求27所述的方法，其中衬底的温度约为0-60℃；功率约为100W-600W；压力约为10-50Pa；CF4的流速约为30-80sccm/秒；以及O2的流速约为150-300sccm/秒。
29.根据权利要求15所述的方法，其中细化过程包括湿蚀刻过程。
30.根据权利要求29所述的方法，其中湿蚀刻过程包括使用SC1。
31.根据权利要求15所述的方法，其中细化过程包括同时蚀刻侧壁的两侧。
32.根据权利要求15所述的方法，其中细化过程包括在该壁的内侧壁和外侧壁上分别形成第一和第二阶梯，而且其中第一和第二阶梯基本对称。
33.根据权利要求15所述的方法，其中细化期间，导电层与第一和第二牺牲层的蚀刻选择比大于等于约10∶1。
34.根据权利要求15所述的方法，该方法进一步包括形成介质层以覆盖导电层；以及在该介质层上形成上部电极。
35.一种用于形成半导体器件的方法，该方法包括在半导体衬底上形成层间绝缘层，该层间绝缘层具有位于其内的导电垫；在层间绝缘层上形成蚀刻阻挡层；在蚀刻阻挡层上形成第一牺牲层；在第一牺牲层上形成存储节点开口；在第一牺牲层和该开口的侧壁和底部上沉积导电层；在该导电层上形成第二牺牲层；平面化获得的结构，直到露出第一牺牲层的上表面；在垂直方向，部分去除第一和第二牺牲层，以露出平面化导电层的内侧壁和外侧壁；在水平方向，部分去除部分裸露的导电层的内侧壁和外侧壁；以及去除第一和第二牺牲层的剩余部分。
36.根据权利要求35所述的方法，其中部分裸露的导电层的内侧壁和外侧壁均被蚀刻为约10-40埃的宽度。
37.根据权利要求35所述的方法，其中在原处进行部分去除第一和第二牺牲层以及部分去除部分裸露的导电层的内侧壁和外侧壁的过程。
38.根据权利要求35所述的方法，其中部分去除过程包括使用包括无水HF蒸气加H2O(气体)的气相。
39.根据权利要求35所述的方法，其部分去除过程包括使用包括CF4+O2的气相。
40.根据权利要求35所述的方法，其中重复进行部分去除上部以及部分蚀刻部分裸露的导电层的内侧壁和外侧壁的过程一次或多次。
41.根据权利要求35所述的方法，该方法进一步包括在导电层上形成介质层；以及在介质层上形成上部电极。
42.一种用于形成半导体器件的方法，该方法包括在半导体衬底上形成层间绝缘层，该层间绝缘层具有位于其内的导电垫；在层间绝缘层上形成蚀刻阻挡层；在蚀刻阻挡层上形成第一牺牲层；在第一牺牲层上形成第一存储节点开口；在第一牺牲层和该开口的侧壁和底部上沉积导电层；在该导电层上形成第二牺牲层；平面化获得的结构，直到露出第一牺牲层的上表面，以形成存储节点；同时对获得的结构进行垂直蚀刻和水平蚀刻，以致存储节点的宽度从该存储节点的底部到顶部逐渐减小；以及去除第一和第二牺牲层的剩余部分。
43.根据权利要求42所述的方法，其中存储节点逐渐倾斜，而没有阶梯。
44.根据权利要求42所述的方法，该方法进一步包括在存储节点上形成介质层；以及在介质层上形成上部电极。
全文摘要
在一个实施例中，半导体器件包括基底和在该基底上形成的倾斜壁。该壁具有中线以及内侧壁和外侧壁。内侧壁和外侧壁相对于该中线互相基本对称。因此，可以提高半导体电容器结构的可靠性，而且可以提高生产能力。此外，利用本发明原理，有助于进一步缩小半导体器件。
文档编号H01L21/8242GK1581493SQ20041005745
公开日2005年2月16日 申请日期2004年8月12日 优先权日2003年8月13日
发明者沈雨宽, 洪昌基, 崔相俊, 韩政男 申请人:三星电子株式会社