具有与有源区分隔开的电容器的半导体布置的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，更具体地，涉及具有与有源区分隔开的电容器的半导体布置。
【背景技术】
[0002]除了其他方面以外，电容器对存储电路内的电荷是有用的。
【发明内容】
[0003]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体布置，包括:
[0004]有源区，包括半导体器件；以及
[0005]电容器，具有第一电极层、第二电极层以及位于所述第一电极层和所述第二电极层之间的绝缘层，至少三个介电层位于所述电容器的底面和所述有源区之间。
[0006]在可选实施例中，至少一个介电层位于所述电容器的底面和设置在所述有源区之上的位线之间。
[0007]在可选实施例中，所述电容器的高度和所述电容器的宽度的高宽比介于约5至约25的范围内。
[0008]在可选实施例中，所述电容器的高度介于约250nm至约1200nm的范围内。
[0009]在可选实施例中，所述电容器的宽度介于约30nm至约200nm的范围内。
[0010]在可选实施例中，所述电容器在2个介电层至10个介电层之间延伸。
[0011]在可选实施例中，介于I个和5个之间的介电层位于所述电容器之上。
[0012]在可选实施例中，至少一个氧化物层位于所述电容器之上。
[0013]根据本发明的另一方面，还提供了一种半导体布置，包括:
[0014]有源区，包括半导体器件；以及
[0015]电容器，具有第一电极层、第二电极层以及位于所述第一电极层和所述第二电极层之间的绝缘层，至少一个介电层位于所述电容器的底面和设置在所述有源区之上的位线之间，其中，所述电容器的高度和所述电容器的宽度的高宽比介于约5至约25的范围内。
[0016]在可选实施例中，至少三个介电层位于所述电容器的底面和所述有源区之间。
[0017]在可选实施例中，所述电容器的高度介于约250nm至约1200nm的范围内。
[0018]在可选实施例中，所述电容器的宽度介于约30nm至约200nm的范围内。
[0019]在可选实施例中，所述电容器在2个介电层至10个介电层之间延伸。
[0020]在可选实施例中，介于I个和5个之间的介电层位于所述电容器之上。
[0021 ] 在可选实施例中，至少一个氧化物层位于所述电容器之上。
[0022]根据本发明的又一方面，还提供了一种形成半导体布置的方法，包括:
[0023]在至少一个介电层的顶面的上方和所述至少一个介电层中的开口内形成第一电极层，使得至少三个介电层位于所述开口内的所述第一电极层的底面和所述半导体布置的有源区之间；
[0024]去除位于所述顶面上方的所述第一电极层的表面部分；
[0025]在所述第一电极层和所述顶面的上方形成绝缘层；以及
[0026]在所述绝缘层的上方形成第二电极层。
[0027]在可选实施例中，所述的方法包括:在去除所述第一电极层的所述表面部分之前，在所述第一电极层的上方形成BARC层。
[0028]在可选实施例中，所述方法包括:从所述第一电极层去除所述BARC层。
[0029]在可选实施例中，所述方法包括:在所述第二电极层的上方形成至少一个介电层。
[0030]在可选实施例中，所述方法包括:在所述第二电极层的上方形成至少一个氧化物层。
【附图说明】
[0031]当结合附图进行阅读时，从下面详细的描述可以理解本发明的方面。应该理解，不必按比例绘制附图中的元件和/或结构。因此，为了清楚地讨论，各个部件的尺寸可以任意增大和/或减小。
[0032]图1示出了根据一个实施例的半导体布置的一部分；
[0033]图2示出了根据一个实施例的半导体布置的一部分；
[0034]图3示出了根据一个实施例的半导体布置的一部分；
[0035]图4示出了根据一个实施例的半导体布置的一部分；
[0036]图5示出了根据一个实施例的半导体布置的一部分；
[0037]图6不出了根据一个实施例的半导体布置的一部分；
[0038]图7示出了根据一个实施例的半导体布置的一部分；
[0039]图8示出了根据一个实施例的半导体布置的一部分；
[0040]图9示出了根据一个实施例的半导体布置的一部分；
[0041]图10示出了根据一个实施例的半导体布置的一部分；
[0042]图11示出了根据一个实施例的半导体布置的一部分；
[0043]图12示出了根据一个实施例的半导体布置的一部分；
[0044]图13示出了根据一个实施例的半导体布置的一部分；以及
[0045]图14示出了根据一个实施例形成半导体布置的方法。
【具体实施方式】
[0046]现在根据附图描述所要求保护的主题，其中，在整篇描述中，相同的参考数字通常用于指相同的元件。在下面的描述中，为了说明的目的，阐述了很多具体细节，以便提供对所要求保护的主题的理解。但是，显而易见的是，在没有这些具体细节的情况下也可实践所要求保护的主题。在其他实例中，以框图的形式示出了结构和器件，以便描述所要求保护的主题。
[0047]本文中提供了用于形成半导体布置的一种或多种技术以及由此形成的最终结构。
[0048]图1是示出根据一些实施例的半导体布置100的一部分的透视图。在一个实施例中，半导体布置100形成在衬底区102之上。衬底区102包括多种材料，诸如硅、多晶硅、锗或它们的组合等。根据一些实施例，衬底区102包括外延层、绝缘体上硅(SOI)结构、晶圆、或由晶圆形成的管芯等。
[0049]根据一些实施例，半导体布置100包括逻辑区110和有源区120。在一个实施例中，逻辑区I1形成在衬底区102上或衬底区102内。在一些实施例中，逻辑区110包括在逻辑区110内电连接的一个或多个逻辑接触件112。以诸如通过单镶嵌工艺、双镶嵌工艺等的多种方式形成逻辑接触件112。
[0050]根据一些实施例，有源区120包括一个或多个DRAM单元(未示出)。在一个实施例中，有源区120形成在衬底区102上或衬底区102内。在一些实施例中，有源区120包括形成在衬底区102上或内的半导体器件122。在一些实施例中，半导体器件122包括栅极区124、源极/漏极区126等。在一个实施例中，一个或多个STI区128形成在衬底区102内。在一些实施例中，有源区120包括电连接至源极/漏极区126的一个或多个接触件130。
[0051]在一些实施例中，半导体布置100包括形成在衬底区102和半导体器件122上方的一个或多个介电层140。根据一些实施例，一个或多个介电层140包括第一介电层140a、第二介电层140b、第三介电层140c、第四介电层140d和第五介电层140e，虽然预期有多个介电层。在一些实施例中，至少一个介电层140包括具有中等或低介电常数的标准介电材料，诸如S12。在一些实施例中，介电层140包括具有相对高的介电常数的介电材料。以多种方式形成介电层140，诸如通过热生长、化学生长、原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)等。
[0052]在一些实施例中，半导体布置100包括将介电层140分隔开的一个或多个蚀刻停止层144。在一些实施例中，蚀刻停止层144停止介电层140之间的蚀刻工艺。根据一些实施例，蚀刻停止层144包括具有与介电层140不同的蚀刻选择性的介电材料。在一些实施例中，至少一个蚀刻停止层144包括SiN、SiCN, SiCO, CN或它们的组合等。以多种方式形成蚀刻停止层144，诸如通过热生长、化学生长、原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)等。
[0053]在一些实施例中，半导体布置100包括位线150。在一个实施例中，位线150延伸穿过第四介电层140d。根据一些实施例，位线150包括金属材料且通过接触件152连接至源极/漏极区126。
[0054]在一些实施例中，半导体布置100包括一个或多个金属接触件160。在一个实施例中，金属接触件160延伸穿过第三介电层140c或第四介电层140d。在一些实施例中，金属接触件160包括第一金属接触件160a和第二金属接触件160b。以多种方式形成金属接触件160，诸如通过单镶嵌工艺、双镶嵌工艺等。在一些实施例中，金属接触件160通过接触件130连接至源极/漏极区126。
[0055]参见图2，根据一些实施例，第一掩模层200形成在第一介电层140a的上方。在一些实施例中，第一掩模层200覆盖逻辑区110和部分有源区120。以多种方式形成第一掩模层200，诸如例如通过沉积、化学汽相沉积(CVD)或其他合适的方法。第一掩模层200包括多种材料，该多种材料包括氧化物、氧化硅、氮化物、氮化硅、Si3N4或它们的组合等。
[0056]在一些实施例中，诸如通过蚀刻图案化第一掩模层200以形成第一掩模开口 202和第二掩模开口 204。在一个实施例中，第一掩模开口 202形成在第一金属接触件160a的上方。在一些实施例中，第二掩模开口 204形成在第二金