专利名称：集成电路的制造方法
技术领域：
本发明是有关于一种集成电路的制造方法，且特别是有关于一种缩小间距(pitch)的集成电路的制造方法。
背景技术：
集成电路可用以制造出各种的电子元件，例如是存储器芯片。降低集成电路的尺寸可以增加个别元件的集成度并提升集成电路的功能。通常，电路的密度是以集成电路上最小的间距(pitch)(两邻接相同种类结构中同一点之间的最小距离，例如是两邻接栅极导体)来衡量的。图案的宽度(feature width)通常称之为F，两图案间的间隔(space)则通常称之为S。
集成电路的集成度，通常受到微影设备的限制。微影设备所能制造出的最小图案及间隔和微影设备的解析能力有关。如果试着让光阻所定义出的图案小于机器所能处理的最小尺寸，则光阻在辐射下曝光区域的图案将不会和光罩的图案相同，而导致光阻图案偏差。
微影设备所能形成的最小图案宽度及最小间隔的和为该设备所形成的最小间距。基于可实际操作的目的，最小图案的宽度会被考虑成近似于最小间隔的宽度，而微影设备所能生产的最小间距(pitch)则大约是最小图案的宽度的两倍。使用现今的微影技术，一条导线(图案)和一个间隔可定义出一最小的间距。
熟习此技艺者企图以微影工艺来缩小集成电路元件的间距，但是，其不容易控制，而且结果多变。
由公知的缺点得知，通过微影工艺来产生最小间距的元件实有其必要性。
发明内容
依据本发明的一个观点，简单的说集成电路的制造方法数个步骤。首先，在基底上的第二材料层上形成图案化第一材料层，此图案化第一材料层具有多个上表面及多个侧壁。将第一材料层图案化的典型的方法是采微影的方式，但并不是一定要采用此方式。接着，进行一转换工艺，是通过消耗图案化第一材料层外壁上的材料，以于图案化第一材料层的外壁上形成第三材料层，且每一个外壁上第三材料层的宽度大于相对应的第一材料层在进行该转换工艺时所消耗的宽度。然后，以第三材料层作为罩幕层，图案化第二材料层。然后，对第四材料层进行一平坦化工艺，或是移除部份第四材料层暴露出该图案化第一材料层的上表面。接下来，移除曝露出来的图案化第一材料层，而暴露出在其下的部份第二材料层，然后，以第四材料层作为罩幕层，图案化第二材料层。通过此一工艺，可使第二材料层的图案比第一材料层的原始图案更为窄小。
许多实施例中，第一材料层的材质例如是多晶硅或是非晶硅，而转换工艺的方法例如是热工艺、化学反应或是内部扩散工艺，其中，热工艺例如是热氧化法或是硅化金属工艺。
上述的工艺步骤可在进行上述工艺之前或是之后重复实施，可使所得到的图案较起始由微影工艺所得到的图案更为窄小化。如果此一重复工艺被是发生在上述范例之前，则是用以形成原有范例中的图案化第一材料层。形成此图案化第一材料层的过程中，包括下列步骤。首先，在未图案化的第一材料层上形成图案化的第五材料层，且图案化的第五材料层具有多个上表面及多个侧壁。接着，进行一初步转换工艺，是通过消耗图案化的第五材料层侧壁上的材料，以于图案化的第五材料层的侧壁上形成第六材料层，且每一个侧壁上第六材料层的宽度大于相对应的第五材料层在进行该初步转换工艺时所消耗的宽度。然后，以第六材料层作为罩幕层，图案化第一材料层。接下来，在基底上形成第七材料层。继之，去除部分的第七材料层，暴露出图案化第五材料层的上表面。再来，移除曝露出来的图案化的第五材料层，以穿过第七材料层暴露出部份第一材料层。之后，以第七材料层作为罩幕层，图案化第一材料层。
重复进行本发明的工艺，可以使得间距的尺寸更为窄小化，而且能有效避免前述公知微影工艺的缺点。
图1～图8为本发明第一较佳实施例中缩小间距的集成电路制造流程剖面图。
图9～图19为本发明第二较佳实施例中缩小间距的集成电路制造流程剖面图。
图20为相对应于图3及图13的示意图。
图21～图22本发明实施例的另一种变化中缩小间距的集成电路制造流程剖面图。
101、201基底103、203第二材料层105、106、205、206第一材料层107、207图案化光阻层109、113、117、123、209、215、219、223、A、B、C、D宽度111、213第三材料层115、217第四材料层211金属层310附加罩幕层具体实施方式
本发明并未将集成电路制造流程中所有制作过程及结构作一完整描述，仅说明将可以让人了解本发明的一些实施步骤。本发明可应用于各种与集成电路制造的公知的技术、后续发展的技术中。
请参照下列各图，图1-图8绘示本发明第一较佳实施例的一种缩小集成电路间距(pitch)的方法的制造流程剖面图。
如图1所示，提供一第一材料层105在第二材料层103之上，而第二材料层103在基底101之上。其中，所谓的一材料层在另一材料层“之上”，指的是物理性的位在另一层之“上方”。制造的流程可能会有所调整，因此，这个说法并不排除其它可能在其间插入一层或更多的材料层。另外，在此所提及的基底可包括一层或是更多的次材料层以及植入杂质的区域。举例来说，基底101可包括已植入源极/漏极区的硅，且其上具有浮置栅极结构且浮置栅极结构上已覆盖着一栅介电层。在这个范例中，最后形成一窄小间距(pitch)的导线，是作为浮置栅极存储器阵列的栅极导体。
于第一材料层105之上形成具有一宽度109的图案化光阻层107。第一材料层105的材质例如包括硅材料，较佳使用的例如是多晶硅层或非晶硅。多晶硅层形成的方法包括使用化学气相沉积法(chemicalvapor deposition，CVD)，所使用的气体源例如是硅烷(silane)。第二材料层103可能是一介电层，较佳使用的例如是氮化硅层。此氮化硅层形成的方法包括使用化学气相沉积法(chemical vapor deposition，CVD)，所使用的气体源例如是二氯硅烷(dichlorosilane)与氨气(ammonia)。
然后，如图2所示，利用等离子进行一蚀刻工艺，以移除未被图案化光阻层107覆盖的第一材料层105。在图案化第一材料层105的过程中，是以图案化光阻层107作为蚀刻罩幕层。待蚀刻工艺结束后，移除图案化光阻层107。
图3为于第一材料层105的上表面及侧壁上形成第三材料层111。其形成的方法例如进行一热工艺，较佳使用的例如是热氧化法，用以形成第三材料层111。此热工艺并不会跟其下的氮化硅层或是第二材料层103进行反应。此外，在进行热工艺的期间，图案化第一材料层105的尺寸在垂直或是水平方向都会缩小，较佳第一材料层例如是多晶硅层。在一实施例中，在第一材料层105的上表面及侧壁上会形成一层氧化硅层。此结果将使得最终形成的结构的总宽度123大于原来的图案化第一材料层105的宽度，但第一材料层106其结构在横向上的宽度113则比原本的图案化第一材料层105窄小，垂直的高度也会较小，但依本发明的观点其重要性较低。在图3-图6中窄小化的第一材料层标记为106。在一范例中，热氧化法是将芯片暴露在一充满氧气的高温环境中，例如摄氏800度。图3中，虚线为进行热工艺前的尺寸。
请参照图4，以第三材料层111作为蚀刻罩幕来图案化第二材料层103，以使部分的基底101裸露出来。在一较佳实施例中，可进行一非等向性蚀刻工艺，此工艺对氮化硅蚀刻率高而对氧化硅蚀刻率低。其蚀刻剂例如是氟化甲烷及氧(CH3F/O2)的混合物或是二氟甲烷(CH2F2)。
接下来，请参照图5，于图4中所示的第一材料层106、第二材料层103及第三材料层111上(未明确绘示于图5)形成一第四材料层115。在一较佳实施例中，第四材料层115的材质包括氧化硅层，其是以硅烷/氧/氩(silane/O2/argon)为反应气体源，利用化学气相沉积法(chemical vapor deposition，CVD)形成。在另一较佳实施例中，系在沉积第四材料层115之前就先移除第三材料层111。在又一较佳实施例中，如果第四材料层的材质在第三材料层中具有良好沟填特性，而且又能与第三材料层的材质一起进行平坦化(见下一步骤)，则在沉积第四材料层之前可不必先移除第三材料层。
图6为平坦化第四材料层115直到暴露出第一材料层106。在一较佳实施例中，是使用化学机械研磨法(chemical mechanicalplanarization，CMP)移除第四材料层115直到暴露出第一材料层106上表面为止。另一替代方法是对芯片进行一干式蚀刻工艺，以移除第四材料层115。
请参照图7，蚀刻第一材料层106直到暴露出其下方部分的第二材料层103。第一材料层106，较佳的是多晶硅层，是以等离子进行一蚀刻工艺，所使用的气体例如是氯/溴化氢/氧(Cl2/HBr/O2)，其对第一材料层106的蚀刻率较高于第二材料层103及第四材料层115。进行蚀刻工艺后，第二材料层103则会形成宽度113的开口。(图7未标记width 113)请参照图8，以第四材料层115作为罩幕，进行一公知的蚀刻工艺，以图案化第二材料层103。接着，移除第四材料层115。第二材料层103在图案化后的宽度为第二宽度117，此第二宽度117较小于原本的图案化光阻层105的宽度109。(p8第22行width未注记109)图21、图22为图2-图4的工艺步骤的另一种变化。请参照图21，加上一附加罩幕层310，附加罩幕层310的图案和第一材料层105相同。附加罩幕层310所使用的材质，不会因为图3进行热工艺以将第一材料层的侧壁转换成第三材料层而有所影响。请参照图22，进行一热工艺后，在第一材料层的侧壁上形成第三材料层111，第三材料层111不会形成在第一材料层的上表面。在蚀刻第一材料层之前，进行一些步骤以移除附加罩幕层310。
较佳的是，附加罩幕层310的材质和第二材料层103大致相似，如此一来，则能在蚀刻第二材料层103的同时移除附加罩幕层310。举例来说，附加罩幕层310与第二材料层103的材质例如氮化硅。在以第三材料层111为罩幕层蚀刻第二材料层103时，同时蚀刻并移除附加罩幕层310。
图9-图19为本发明另一较佳实施例。
请参照图9，在基底201上形成一第一材料层205及第二材料层203。接着，在第一材料层205的表面上形成宽度209的图案化光阻层207。其中，第一材料层205的材质例如包括硅材料，较佳使用的是多晶硅层。此多晶硅层形成的方法包括的化学气相沉积法，所使用的气体源例如是硅烷。第二材料层203可能是一介电层，较佳的是氮化硅层。此氮化硅层形成的方法包括使用化学气相沉积法，所使用的气体源例如是二氯硅烷与氨气。
然后，如图10所示，利用等离子进行一蚀刻工艺，以移除未被图案化光阻层207覆盖的第一材料层205。在图案化第一材料层205的过程中，是以图案化光阻层207作为蚀刻罩幕层。蚀刻工艺结束后，移除图案化光阻层207。
图11-图13为于第一材料层205的上表面及侧壁上形成第三材料层213。其形成的方法例如进行一热工艺，较佳的例如是硅化金属工艺，用以形成第三材料层213。
形成第三材料层213的方法，请参考图11，于图10所示的结构上形成一金属层211，形成的方法例如是在真空的条件下进行一溅镀(sputtering)工艺。上述提及的金属层211例如包括铂(Platinum)、镍(Nickel)、钴(Cobalt)、钛(Titanium)、钽(Tantalum)或是钼(Molybdenum)。
图12为在第一材料层205的上表面及侧壁上进行一烧结(sintering)工艺，以形成一第三材料层213。其中，较佳使用的烧结工艺是例如是快速热回火工艺(rapid thermal process，RTP)，温度的范围在摄氏400到800度之间。在进行热工艺以形成第三材料层213的过程中，下方的氮化硅层或是第二材料层203并不会进行反应。此外，在进行烧结工艺的期间，图案化第一材料层205的尺寸在垂直或是水平都会缩小，其中较佳的第一材料层的材料例如是多晶硅。在一实施例中，第三材料层213形成在窄小化的第一材料层206的上表面及侧壁上(在图12-图17中窄小化的第一材料层标记为206)。较佳的第三材料层213的材质例如是硅化铂(PtSi2)、硅化镍(NiSi)、硅化钴(Co2Si)、硅化亚钴(CoSi)、硅化钛(TiSi2)、硅化钽(TaSi2)及硅化钼(MoSi2)。在进行烧结工艺之后，进行一湿式蚀刻工艺，以移除残留的金属层211。如图13中所示，其为进行湿式蚀刻后的结构。此结果将使得最终形成的结构的总宽度223大于原来的图案化第一材料层205的宽度，并使得第一材料层206的结构的宽度215小于原本的图案化第一材料层205的宽度。
请参照图14，以第三材料层213作为蚀刻罩幕，来图案化第二材料层203，以使部分的基底201裸露出来。在一较佳实施例中，可进行一非等向性蚀刻工艺，此工艺对氮化硅蚀刻率高而对硅化钛蚀刻率低。其蚀刻剂如是四氟化碳及氢气(CF4/H2)的混合气体。
然后，请参照图15，移除图14所示的结构中的第三材料层213。蚀刻第三材料层213的方法例如是干式蚀刻法，其对第三材料层213的蚀刻率较高于第一材料层206及第二材料层203。
接下来，请参照图16，于图15中所示基底201上方的第一材料层206及第二材料层203上形成一第四材料层217。在一较佳实施例中，第四材料层217的材质包括氧化硅层，其是以硅烷/氧/氩(silane/O2/argon)为反应气体源，利用化学气相沉积法形成。
图17为平坦化第四材料层217直到暴露出第一材料层206。在一较佳实施例中，使用化学机械研磨法移除第四材料层217直到暴露出第一材料层206上表面。另一替代方法是对芯片进行一干式蚀刻工艺，以移除第四材料层217。
请参照图18，蚀刻第一材料层206直到暴露出其下方部分的第二材料层203。第一材料层206，较佳的是多晶硅层，是以等离子进行其蚀刻工艺，所使用的气体例如是氯/溴化氢/氧(Cl/HBr/O2)，其对第一材料层206的蚀刻率较高于第二材料层203及第四材料层217。进行蚀刻工艺后，在第二材料层203中形成宽度215的开口。(图18未标记width 215)请参照图19，以第四材料层217作为罩幕，进行一公知的蚀刻工艺，以图案化第二材料层203。接着，移除第四材料层217。第二材料层203于图案化后的宽度为第二宽度219，值得注意的是，此第二宽度219较小于第一材料层205进行显影工艺时的图案化光阻层207的宽度209。
值得注意的是，在上述的实施例中所提及的窄小化工艺中，若是图1及图9的起始结构是适当的材料，并且基底101、201是在其基材上具有适合的材料层，则在有需要的情况之下可重复进行此一工艺。此一重复进行之工艺，可以是在上述提及的第一范例的工艺进行之前或之后，进行一第二范例的工艺步骤。
在上述实施例中，于第一材料层的侧壁上形成第三材料层，系将部分第一材料层通过一些工艺方法转换成第三材料层。这些工艺可以是上述实施例中的热工艺，也可以是其它实施例中所使用的化学反应或是内部扩散(interdiffusion reaction)反应。但是上述所有将部分第一材料层转换成第三材料层的工艺，必须不会对结构上其它材料有明显的影响。
此外，进行此工艺以形成第三材料层时，可以减少第一材料层宽度，并且也同时将第一材料层上表面及侧壁上部份材料的体积转换成第三材料层的体积。当第三材料层在转换工艺中所形成之材料的宽度大于第一材料层所消耗掉材料的宽度时，此一步骤结束时结构的总宽度将大于工艺开始时第一材料层的宽度。此外，第一材料层的宽度在进行材料转换时被消耗掉，且同时产生第三材料层的宽度，这两者的宽度和一致性取决于后续的工艺中次微影(sub-lithographic)工艺的图案。
为了能绘示出这个概念，图20将图3及图13设定出四个宽度。请参照图20，A指的是原本第一材料层的宽度，B指的是部份第一材料层在进行转换工艺后剩下的第一材料层的宽度，C指的是在一侧壁上第三材料层的总宽度，D指的是第一材料层在一侧壁上进行一转换工艺所消耗掉的宽度。
在一实施例中，如果在形成第一材料层图案时，其导线与间隔(space)的宽度相同，此一工艺所形成的新的图案其导线与间隔的宽度相同，但是“大体上”导线的间距(pitch)只剩下原来的一半。此处之所以会强调大体上，是因为需考虑到此一工艺的最大容忍度。当C＝2D＝B时，也就是进行一材料转换工艺以形成第三材料层时，在侧壁上第三材料层生长的速度是第一材料层消耗速度的两倍，且在进行转换工艺结束后第三材料层一侧的宽度和第一材料层的宽度相同时，经过一材料转换工艺可以实现以上所述。然而，在另一实施例中，可以通过材料转换工艺上的调整，更进一步的控制第一材料层消耗的宽度(第三材料层生长的宽度)，所以C可能会大于或是小于两倍的D，C可能会大于或小于B，而且A可能会大于或是小于两倍的B。此窄小化工艺的各种变形，可依照对于结构各种不同的需求产生各种不同次微影特征的图案。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。例如，虽然本发明是用于半导体工艺的架构中，但是亦可应用于集成电路中，用以在制造时能有更小的间距(pitch)。举另一个例子，一般进行图案化时的微影工艺，所使用的光阻层107、207(参照图1及图9)，较佳的是以微影工艺形成最小的特征尺寸，在另一实施例中也可以以特征尺寸大于最小化光阻的光阻层作为罩幕层。当然，如此一来微影工艺中所产生的图案尺寸变大，将使得由此工艺所得到的利益减少。
权利要求
1.一种集成电路的制造方法，其特征是，该方法包括在一基底上的一第二材料层上形成图案化的一第一材料层，且图案化的该第一材料层具有多数个上表面及多数个侧壁；进行一转换工艺，是通过消耗图案化的该第一材料层侧壁上的材料，以于图案化的该第一材料层的该些侧壁上形成一第三材料层，且每一个侧壁上的该第三材料层的一宽度大于相对应的该第一材料层在进行该转换工艺时所消耗的一宽度；以该第三材料层作为罩幕层，图案化该第二材料层；在该基底上形成一第四材料层；去除部分该第四材料层，暴露出该图案化第一材料层的上表面；将曝露出来的该第一材料层去除，以穿过该第四材料层，暴露出部分该第二材料层；以及以该第四材料层作为罩幕层，图案化该第二材料层。
2.如权利要求1所述的集成电路的制造方法，其特征是，形成图案化的该第一材料层的方法，包括在一未图案化的该第一材料层上形成一图案化光阻层；以及以该图案化光阻层为罩幕层，蚀刻该未图案化的该第一材料层。
3.如权利要求1所述的集成电路的制造方法，其特征是，该第一材料层的材质选自多晶硅与非晶硅所组成的族群。
4.如权利要求1所述的集成电路的制造方法，其特征是，该第四材料层的材质包括氧化层。
5.如权利要求1所述的集成电路的制造方法，其特征是，该转换工艺包括热氧化工艺。
6.如权利要求1所述的集成电路的制造方法，其特征是，该第二材料层的材质包括氮化硅。
7.如权利要求1所述的集成电路的制造方法，其特征是，该第三材料层的材质包括氧化硅。
8.如权利要求1所述的集成电路的制造方法，其特征是，该转换工艺包括一硅化金属工艺，包括在该第一材料层上沉积一金属层；烧结该金属层；以及移除该金属层。
9.如权利要求8所述的集成电路的制造方法，其特征是，该金属层的材质选自铂、镍、钴、钛、钽以及钼所组成的族群。
10.如权利要求8所述的集成电路的制造方法，其特征是，该硅化金属工艺更包括在形成该第四材料层之前，移除该第三材料层。
11.如权利要求1所述的集成电路的制造方法，其特征是，去除部分该第四材料层，暴露出该图案化第一材料层的上表面，包括对该第四材料层进行一平坦化工艺，直到曝露出该第一材料层的上表面。
12.如权利要求11所述的集成电路的制造方法，其特征是，该平坦化工艺包括干蚀刻工艺。
13.如权利要求11所述的集成电路的制造方法，其特征是，该平坦化工艺包括化学机械研磨法。
14.如权利要求1所述的集成电路的制造方法，其特征是，图案化的该第一材料层有一第一最小宽度，图案化的该第二材料层有一第二最小宽度，且该第一最小宽度大于该第二最小宽度。
15.如权利要求1所述的集成电路的制造方法，其特征是，图案化的该第一材料层包括多数条第一图案导线，其每一条第一图案导线之间具有一第一间距，且在该第二材料层图案化后，该第二材料层具有多数条第二图案导线，其每一条第二图案导线之间具有一第二间距，且该第二间距小于该第一间距。
16.如权利要求1所述的集成电路的制造方法，其特征是，更包括在图案化该第二材料层后，移除该第四材料层。
17.如权利要求1所述的集成电路的制造方法，其特征是，形成图案化的该第一材料层的方法，包括在未图案化的该第一材料层上形成图案化的一第五材料层，且图案化的该第五材料层具有多数个上表面及多数个侧壁；进行一初步转换工艺，是通过消耗图案化的该第五材料层侧壁上的材料，以于图案化的该第五材料层的该些侧壁上形成一第六材料层，且每一个侧壁上的该第六材料层的宽度大于相对应的该第五材料层在进行该初步转换工艺时所消耗的宽度；以该第六材料层作为罩幕层，图案化该第一材料层；在该基底上形成一第七材料层；移除部分该第七材料层，使该图案化第五材料层的上表面暴露出来；移除曝露出来的图案化的该第五材料层，以穿过该第七材料层暴露出部分该第一材料层；以该第七材料层作为罩幕层，图案化该第一材料层；以及在图案化该第一材料层后，移除该第七材料层。
18.如权利要求1所述的集成电路的制造方法，其特征是，形成图案化的该第一材料层的方法，包括在该第一材料层上形成一附加罩幕层，该附加罩幕层的图案和该第一材料层相同；以及在移除暴露出的该第一材料层之前，更包括先移除该附加罩幕层。
19.如权利要求18所述的集成电路的制造方法，其特征是，移除该附加罩幕层的步骤与图案化该第二材料层的步骤一起进行。
20.如权利要求19所述的集成电路的制造方法，其特征是，该附加罩幕层的材质和该第二材料层相同。
21.如权利要求19所述的集成电路的制造方法，其特征是，该附加罩幕层的材质和该第二材料层所形成的材质包括氮化硅。
22.一种集成电路的制造方法，其特征是，包括在一基底上的一第二材料层上形成一第一材料层，该第一材料层图案化后形成一具有一第一间距的第一图案导线，且该第一图案导线具有多数个上表面及多数个侧壁；进行一热转换工艺，是通过消耗图案化的该第一材料层侧壁上的材料，以于图案化的该第一材料层的该些侧壁上形成一第三材料层，且每一个侧壁上的该第三材料层的一宽度大于相对应的该第一材料层在进行该热转换工艺时所消耗的一宽度；以该第三材料层作为罩幕层，蚀刻该第二材料层；在该基底上形成一第四材料层；去除部分该第四材料层，以暴露出该图案化第一材料层的上表面；移除曝露出来的图案化的该第一材料层，以穿过该第四材料层暴露出部分该第二材料层；以及以该第四材料层作为罩幕层，图案化该第二材料层，其中，在图案化该第二材料层后，该第二材料层具有多数条第二图案导线，其每一条第二图案导线之间具有一第二间距，该第二间距小于该第一间距。
23.如权利要求22所述的集成电路的制造方法，其特征是，形成图案化的该第一材料层的方法，包括在该第一材料层上形成一附加罩幕层，该附加罩幕层的图案和该第一材料层相同，且该附加罩幕层的材质和该第二材料层相同；以及在进行蚀刻该第二材料层的步骤时同时进行移除该附加罩幕层的步骤。
24.如权利要求22所述的集成电路的制造方法，其特征是，该热转换工艺包括热氧化工艺。
25.如权利要求22所述的集成电路的制造方法，其特征是，该第二材料层的材质包括氮化硅，该第三材料层的材质包括氧化硅。
26.如权利要求22所述的集成电路的制造方法，其特征是，该热转换工艺，包括在该第一材料层上沉积一金属层；烧结该金属层；以及移除该金属层。
27.如权利要求26所述的集成电路的制造方法，其特征是，该金属层的材质系选自铂、镍、钴、钛、钽以及钼所组的族群。
全文摘要
一种集成电路的制造方法，首先在基底上的第二材料层上形成一图案化第一材料层。接着，进行一转换工艺，此工艺会消耗第一材料层侧壁的材料，并会在侧壁上形成第三材料层，且侧壁上的第三材料层的宽度大于相对应的第一材料层在进行该转换工艺时所消耗的宽度。然后，以第三材料层为罩幕层，图案化第二材料层。接下来，在基底上形成第四材料层，之后，对第四材料层进行一平坦化工艺或是移除部份第四材料层，以穿过第四材料层暴露出该图案化第一材料层的上表面。继之，移除曝露出来的图案化第一材料层，穿过第四材料层暴露出部分第二材料层，以及以第四材料层作为罩幕层，图案化第二材料层。
文档编号H01L21/02GK1763929SQ200410084068
公开日2006年4月26日 申请日期2004年10月18日 优先权日2004年10月18日
发明者洪士平 申请人:旺宏电子股份有限公司