专利名称：硅化物接触和硅化物栅金属集成的方法
技术领域：
本发明涉及在半导体衬底上制造电路器件，以及尤其涉及一种互补金属氧化物半导体(CMOS)晶体管制造方法，用于形成硅化物接触以及硅化物金属栅。
背景技术：
贯穿现有技术，金属栅集成对CMOS晶体管以传统工艺流程已经证明非常难完成。在对源/漏(S/D)结激活退火所需要的高温工艺中，大部分金属栅材料与栅电介质反应。使金属栅叠层免于受到高温退火需要已经导致了发展“栅最后”或“替代栅”工艺，最后制造栅叠层并在接下来的工艺过程中保持在500℃下。尽管现有技术的替代栅工艺增加了用于金属栅的材料选择数目，工艺复杂性及成本都增加了。
共同转让美国申请No.10/300,165，申请于11月20日，2002年描述了一个用于在传统CMOS晶体管工艺流程中形成一个金属栅硅化物的方法，其中没有使用“替代栅”工艺。在该可选的方法中，增加的工艺步骤数目已经降低到最小，从而保持了最小复杂性并降低了成本。
避免“替代栅”工艺是一个大进步。在‘165申请中描述的可选方法的第二个优点是能够通过标准的物理气相淀积方法淀积金属用于形成硅化物金属栅。既然在‘165申请中金属没有在栅电介质上直接淀积，不需要化学气相淀积(CVD)或原子层淀积(ALD)，它们排除了使用等离子体，能够保持栅电介质的损坏到最小。
另外的优点是在硅化物金属栅形成后容易钝化栅电介质。氢容易通过硅化物扩散，允许在传统的炉退火工艺中进行钝化。
目前的CMOS技术使用硅化物作为与器件的源/漏(S/D)以及栅区的接触。目前使用的低电阻和接触电阻硅化物的实例是C54相的TiSi2，CoSi2和NiSi。所有的这三种硅化物使用自对准硅化物工艺(即一种salicide工艺)集成。该工艺包括覆盖淀积金属(Ti，Co或Ni)与一个盖帽层(例如TiN，Ti或W)，在第一低温下退火以形成第一硅化物相(即C49相的TiSi2，CoSi2或NiSi)，选择湿法刻蚀盖帽层和不与硅接触的未反应金属，在第二高温下退火以形成低电阻金属硅化物相(C54相的TiSi2和CoSi2)。对于低电阻的NiSi，不需要第二退火。
对Ni硅化物的另外方法是在第一退火中形成一个金属富Ni硅化物，接着在第二退火中形成NiSi。这些特殊的硅化物的优点是它们可以使用自对准工艺实现，避免额外的光刻步骤。
考虑到上面，仍然存在提供一个集成方法的需要，即硅化物接触到S/D区和栅区，以及可以集成金属硅化物。另外，存在提供多硅化物相或硅化物类型可以实现栅金属和接触的集成方法的需要。
发明内容
本发明提供了一个CMOS硅化物金属集成方案，允许使用自对准工艺(salicide)以及一步和几步光刻工艺集成硅接触(S/D和栅)和金属硅化物栅。本发明的集成方案降低了制造包括硅化物接触和金属硅化物栅的CMOS结构的复杂性和成本。
本发明的集成方案还允许在一个半导体衬底上淀积两层或更多不同厚度的金属，使得在某些CMOS晶体管上形成一个较薄的硅化物金属并用于形成栅接触，而在其它CMOS晶体管上一个较厚的硅化物金属并用于形成金属硅化物栅。本发明的集成方案还可以用于通过改变金属淀积厚度以形成多相金属硅化物栅，这样在金属栅形成过程中含有不同的金属存在量。
本发明的另外一个优点是集成方案可以用于形成多硅化物类型的接触和金属硅化物栅。
作为不同相的一个实例，通过改变Ni的厚度一些金属硅化物栅可以含有一个金属富相，而其它的可以含有NiSi相。作为不同硅化物类型的一个实例，CoSi2可以用作一些器件接的触，它们栅主要是掺杂的多晶硅，顶部是硅化物接触，NiSi可以用作在其它器件上的金属硅化物栅，在这些器件上所有的栅多晶硅已经被消耗掉。
本发明的方法开始于提供一个平面化的结构，包括位于一个半导体衬底上的多个图形化的多晶硅栅区。暴露每个图形化多晶硅栅的上表面，即多晶硅栅导体。在初始结构中，每个CMOS晶体管包括多晶硅栅区即硅化的源/漏区。
提供这样的结构后，包括第一金属含有层和第一盖帽层的第一双层淀积在平面化的结构上面，该结构包括暴露的每个图形化多晶硅栅的上表面。
然后，包括第一双层的该结构使用光刻形成图形以暴露一些多晶硅栅，而留下其它多晶硅栅保护起来。包括第二金属含有层和第二盖帽层的第二双层然后形成在结构上面。第二金属含有层直接形成在暴露的多晶硅栅上面。
依赖于第一第二金属含有层的厚度以及在这些层中使用的金属类型，我们可以设计存在于最后栅结构的各层。这样不同的硅化物类型和相可以形成用于栅与多晶硅及金属栅的接触。
然后进行一个自对准硅化物工艺，导致第一和第二金属含有层与下面的硅含有层之间的反应，这样随之形成硅化物栅接触和金属硅化物栅。
图1是表示初始平面化结构的图示显示(通过截面图)，该结构包括多个含有硅化的S/D区的多晶硅栅区。
图2是表示包括第一双层的图1结构的图示显示(通过截面图)，该双层包括第一金属含有层和第一盖帽层。
图3是表示选择图形化第一双层，暴露预选择的图形化多晶硅区之后，图2所示结构的图示显示(通过截面图)。
图4是表示选择图形化第二双层，暴露预选择的图形化多晶硅区之后，图3所示结构的图示显示(通过截面图)。
图5是表示完成自对准硅化物工艺形成硅化物接触和栅之后结构的图示显示(通过截面图)。
具体实施例方式
参考图1-5，是在本发明各个阶段中的一个半导体CMOS结构的截面图。尽管附图示出了存在两个多晶硅栅(即含有pFET和nFET晶体管的一个CMOS晶体管结构)，本发明并不局限于这样数目的多晶硅栅。相反，本发明集成工艺适用于任何数目的多晶硅栅。因此，可以根据一个半导体结构给出多个多晶硅栅。
应该注意到图1-5示出了本发明的一个可能的实施例，其中第一金属含有层是一个薄层，用于形成硅化物金属栅接触，第二金属含有层是一个厚金属层，用于形成金属硅化物栅，尽管示出了该实施例，本发明还可以通过改变淀积在每个双层中的金属厚度和类型来进行修改。这样使得能够使用硅化物栅接触和硅化物金属栅的不同类型和相。
图1示出了本发明使用的一个初始平面化结构。特别地，图1中所示的初始平面化结构包括半导体衬底10，含有在那里形成隔离区12和硅化的源/漏接触26。本发明的初始平面化结构还包括多个图形化的多晶硅栅区18，每一个包括一个栅电介质14和一个多晶硅栅导体16，位于半导体衬底10上。每个图形化的多晶硅栅区18还包括至少一个形成在每个栅区侧壁的衬垫20。在附图中示出了两个衬垫22，24。
平面化结构还包括一个平面化叠层28，包括第一电介质30和第二电介质32，位于半导体衬底10上邻接图形化多晶硅栅区18的区域。第二电介质32包括一个上表面，与每个图形化多晶硅栅区18的上表面共面，即每个多晶硅栅导体16的上表面。
图1所示的初始结构的半导体衬底10包括任何半导体材料，包括但不局限于Si，Ge，SiGe，SiC，SiGeC，Ga，GaAs，InAs，InP和所有其它III/V族化合物半导体。半导体衬底10还包括一个层状半导体例如Si/SiGe，绝缘层上的硅(SOI)或绝缘层上的SiGe(SGOI)。在本发明的一些实施例中，优选半导体衬底10包括一个硅含有半导体材料。半导体衬底10可以掺杂的，未掺杂，或者其中含有掺杂和未掺杂区。
在图1中，参考数字11a指第一掺杂(n或p)区，参考数字11b指第二掺杂(n或p)区。第一掺杂区和第二掺杂区可以相同，或它们可以具有不同的导电性。这些I/I掺杂区通称“阱”。
然后在半导体衬底10中形成隔离区12。隔离区12可以为所示的沟隔离区，或者场氧化物隔离区。沟隔离区使用传统沟隔离工艺形成，这对本领域的技术人员是熟知的。例如，可以使用光刻，刻蚀并使用沟电介质填充沟来形成沟隔离区。可选的，在沟填充前可以在沟中形成一个衬片，在沟填充后可以进行一个致密化步骤以及还可以在沟填充后进行平面化工艺。场氧化物区可以使用所谓硅局域氧化工艺形成。
半导体衬底10中形成隔离区12后，在整个表面上形成栅电介质14，包括半导体衬底10和隔离区12上面，如果该区是淀积的电介质的话。栅电介质14可以通过热生长工艺形成，例如氧化，氮化或氧氮化。可选地，栅电介质14可以使用淀积工艺形成，例如化学气相淀积(CVD)，等离子辅助CVD，原子层淀积(ALD)，蒸发，反应溅射，化学溶液淀积以及其它类似淀积工艺。栅电介质14还可以使用上面工艺的任何组合形成。
栅电介质14包括一个绝缘材料，包括但不局限于氧化物，氮化物，氧氮化物和/或硅酸盐。在一个实施例中，栅电介质14优选包括一种氧化物，例如SiO2，HfO2，ZrO2，Al2O3，TiO2，La2O3，SrTiO3，LaAlO3，以及它们的混合物，包括添加硅和氮。
栅电介质14的物理厚度可以改变，但是典型地栅电介质14的厚度从0.5-10nm，更典型厚度为0.5-3nm。
形成栅电介质14后，一个多晶硅16(即polySi)覆盖层形成在栅电介质14上，使用已知的淀积工艺例如物理气相淀积(PVD)，CVD或蒸发。多晶硅16覆盖层可以掺杂或不掺杂。如果掺杂，可以使用一个实时掺杂淀积工艺来形成同样的掺杂。作为选择，一个掺杂的多晶硅层16可以通过淀积，离子注入和退火形成。
多晶硅16层的掺杂将移动形成的硅化物栅的功函数。示例的掺杂离子实例包括As，P，B，Sb，Bi，In，Al，Tl，Ga或它们的混合物。本发明在该点多晶硅层16的厚度，即高度可以依赖于使用的淀积工艺而变化。典型地，多晶硅16层垂直厚度从大约20到大约180nm，更典型厚度从40到150nm。
然后通过光刻和刻蚀图形化覆盖多晶硅层16(以及可选的栅电介质14)，使得提供图形化的多晶硅栅区18。图形化的多晶硅栅区18可以含有相同的尺寸，例如长度，或者它们可以含有可变的尺寸以改进器件性能。光刻步骤包括在覆盖淀积多晶硅层16上表面涂上光致抗蚀剂，在辐照下以需要的图形暴露光致抗蚀剂，并使用传统抗蚀剂显影液显影暴露的光致抗蚀剂。然后使用干法刻蚀工艺将光致抗蚀剂中的图形转移到多晶硅覆盖层16。完成刻蚀后去除图形化的光致抗蚀剂。在一些实施例中，在光致抗蚀剂形成前可以形成一个硬掩膜，并用于图形化多晶硅覆盖层16。
在本发明中可以使用合适的干法刻蚀工艺形成图形化的多晶硅栅18，包括但不局限于反应离子刻蚀，离子束刻蚀，等离子刻蚀或激光烧蚀。使用的干法刻蚀工艺典型地选择下面的栅电介质14，因此该刻蚀步骤典型地不去除栅电介质14。在一些实施例中，然而可以使用该刻蚀步骤去除没有被图形化的多晶硅栅区18保护的部分栅电介质14。
然后，至少一个衬垫20形成于每个图形化的多晶硅栅区18的暴露侧壁上。至少一个衬垫20包括一个绝缘体例如氧化物，氮化物，氧氮化物和/或它们的任何组合。至少一个衬垫20通过淀积和刻蚀形成。在附图中示例了两个衬垫。
具体地，图1示出了一个结构，包括含有第一宽度的第一衬垫22，以及含有第二宽度的第二衬垫24，其中第一宽度比第二宽度窄。在另一个实施例中，二衬垫方案由单衬垫代替，其中该单衬垫是一个宽度基本上等于第一和第二衬垫宽度的宽衬垫，如图1所示。
当使用第一和第二衬垫，第一和第二衬垫包括不同绝缘体。例如，第一衬垫22可以包括SiO2而第二衬垫24可以包括Si3N4。
衬垫的宽度必须足够宽使得源/漏硅化物接触(将随后形成的)不侵蚀下面的多晶硅栅导体16的边缘进入晶体管的沟道区。典型地，当衬垫在底测得的宽度约20-80nm时，源/漏硅化物接触不侵蚀下面的栅叠层。
当形成衬垫后，源/漏扩散区(未明确示出)进入衬底形成。源/漏扩散区使用离子注入和一个退火步骤形成。退火步骤用作激活前面注入步骤注入的掺杂剂。离子注入和退火条件对本领域的技术人员是熟知的。
然后，如果先前没有去掉，栅电介质14的暴露部分使用选择去除栅电介质14的化学刻蚀工艺去除。该刻蚀步骤停止于半导体衬底10上表面以及隔离区12的上表面。尽管任何可以使用化学刻蚀剂去除栅电介质14的暴露部分，在一个实施例中使用稀释的氢氟酸(DHF)。
然后使用一个硅化物工艺形成源/漏(S/D)硅化物接触26，包括在包括源/漏扩散区的半导体衬底10暴露的表面上淀积一种金属的步骤，第一退火形成金属硅化物，选择刻蚀任何未反应的金属，以及如果需要的化进行第二退火步骤。在多晶硅栅区16上可以使用一个绝缘盖帽层以阻止在S/D硅化步骤过程中的栅硅化。
当半导体衬底10不包括硅时，一层硅(未示出)可以生长在半导体衬底10暴露的表面上，并且可以用于形成源/漏硅化物接触26。
用于形成源/漏硅化物接触26的金属包括任何适合与硅反应形成金属硅化物的金属。这样金属的实例包括但不局限于Ti，Ta，W，Co，Ni，Pt，Pd及它们的合金。在一个实施例中，Co是一个优选金属。在这个实施例中，需要第二退火步骤。在另一个实施例中，优选Ni或Pt。在该实施例中，典型地不进行第二退火步骤。
金属可以使用传统的淀积工艺淀积，例如溅射，化学气相淀积，蒸发，化学溶液淀积，电镀等。
第一退火典型地在比第二退火步骤更低的温度下进行。典型地，可以或不能形成高电阻硅化物相材料的第一退火步骤在约300-600℃下使用连续加热方式或者各种倾斜和均热加热循环进行。更优选地，第一退火步骤在约350-550℃下进行。第二退火步骤在约600-800℃下使用连续加热方式或者各种倾斜和均热加热循环进行。更优选地，第一退火步骤在约650-750℃下进行。第二退火典型地将高电阻硅化物转化成较低电阻的硅化物相。
自对准硅化物退火在气体气氛下进行，例如He，Ar，N2或合成气体。源/漏硅化物接触退火步骤可以使用不同气氛，或者退火步骤可以在相同气氛下进行。例如，He可以用于两个退火步骤，或者He可以用于第一退火步骤而一种合成气体可以用于第二退火步骤。
选择刻蚀步骤包括任何传统刻蚀工艺，可以选择去除未反应的金属。实例包括使用硫酸/双氧水的湿法刻蚀。
图形化的电介质叠层28包括第一电介质层30以及然后提供的第二电介质层32。第一电介质层30作为刻蚀停止层，而第二电介质层32用作内层水平的电介质。图形化的电介质叠层28的第一和第二电介质层包括不同的绝缘材料，例如包括氧化物，氮化物及氧氮化物。
在本发明的一个实施例中，电介质叠层的第一电介质层30包括Si3N4，而第二电介质层32包括SiO2。如图所示，图形化的电介质叠层28覆盖隔离区12，源/漏区硅化物接触26，而留下每个图形化的多晶硅栅区20上表面暴露出来。特别地，暴露的上表面是多晶硅栅导体16的上表面。
第一电介质层30和第二电介质层32使用相同或不同电解工艺形成。能够用于形成电介质叠层的层30和32的合适淀积工艺的实例包括但不局限于化学气相淀积，原子层淀积，物理气相淀积，化学溶液淀积，蒸发以及其它类似淀积工艺。在平面化之前的电介质叠层的初始厚度可以变化，但是厚度必须比多晶硅栅区20的厚度要大。
形成第一和第二电介质层之后，使用传统的平面化工艺平面化第二电介质层32，包括化学机械抛光和/或研磨。
然后，例如图2中所示的在图1所示的整个结构上形成第一双层34。第一双层34包括第一金属含有层36和第一盖帽层38。如图2所示，第一金属含有层36首先形成其后形成第一盖帽层38。依赖于第一金属含有层36的厚度，在本发明中第一金属含有层36可以用于形成或者硅化物栅接触或者硅化物金属栅。
第一双层34的第一金属含有层36包括适合于与多晶硅反应形成一个金属硅化物的任何金属。这样的金属的实例包括但不局限于Ni，Co，Pt，Ti，W，Mo，Ta或它们的合金。这些金属的叠层也可以用作第一金属含有层36。在这些各种金属中优选使用Co或Ni。
在本发明的一些实施例中，第一金属含有层36含有的金属可以包括一种合金添加剂，能够加强金属硅化物的形成。可以用于本发明的合金添加剂实例包括C，Al，Ti，V，Cr，Mn，Fe，Co，Ni，Cu，Ge，Zr，Nb，Mo，Ru，Rh，Pd，Ag，In，Sn，Hf，Ta，W，Re，Ir，Pt或它们的混合物，附带条件是合金添加剂与第一金属含有层36中的金属不同。如果存在的化，合金添加剂含有的量是大约0.1-50原子百分比。
在一个实施例中，第一双层34的第一金属含有层36是一个薄层，厚度典型约5-15nm，更典型的厚度约8-12nm。在本发明的另一个实施例中，第一双层34的第一金属含有层36厚度典型约5-100nm，更典型的厚度约10-60nm。
第一双层34的第一金属含有层36使用任何传统淀积工艺形成，例如溅射，化学气相淀积，蒸发，化学溶液淀积，电镀等。
形成于第一金属含有层36上的第一双层34的第一盖帽层38，包括任何可以阻止氧进入下面用于形成硅化物的金属的材料。这种盖帽层示例的实例包括TiN，W或Ti。第一盖帽层38典型厚度约5-50nm，更典型的厚度约10-25nm。第一盖帽层38使用传统淀积工艺形成，例如物理气相淀积或化学气相淀积。
然后在图2所示的结构上涂上光致抗蚀剂，然后涂上的光致抗蚀剂进行光刻，提供一个图形化的光致抗蚀剂40(见图3)，暴露部分的第一双层34，覆盖预选的图形化多晶硅栅20，而保护了其它的图形化多晶硅栅20。然后去除暴露的材料，即覆盖预选图形化多晶硅栅的第一双层34，以暴露每个图形化多晶硅栅20的至少一个多晶硅含有表面。特别地，第一盖帽层38的暴露部分首先去除掉，然后去除下面的第一金属含有层36。
去除过程使用湿法刻蚀工艺进行，选择去除第一盖帽层38的暴露部分，然后是下面的第一金属含有层36，而停止于下面的多晶硅栅16以及第二电介质32的一个表面上。作为实例，湿法刻蚀工艺可以包括使用一种刻蚀剂，包括20份H2O，1份H2O2以及一份HCl。注意湿法刻蚀工艺应该选择去除暴露的第一盖帽层38以及下面的第一金属含有层36，而不导致破坏图形化的光致抗蚀剂40。
图3示出了湿法刻蚀工艺后形成的结构。在示例的结构中，暴露一个预选的多晶硅栅20的一个多晶硅含有表面，而其它栅区由覆盖的光致抗蚀剂40保护。
在未示出的一个可选实施例中，在结构上形成光致抗蚀剂前，在第一盖帽层38上形成一低温氧化物(LTO)。由光刻图形化光致抗蚀剂后，使用湿法HF刻蚀从暴露的预选多晶硅栅区去除LTO。光致抗蚀剂去除后，LTO用作使用湿法刻蚀或反应离子刻蚀工艺去除暴露的第一盖帽层38和下面的第一金属含有层36的硬掩膜。
当在预选多晶硅栅区20上刻蚀暴露的第一盖帽层38和下面的第一金属含有层36完成之后，图形化的光致抗蚀剂40或LTO使用传统剥离工艺去除掉，这对该领域的技术人员是熟知的。
在本发明的该点，每个预选多晶硅栅20的暴露的多晶硅表面16应该清洗使得去除暴露的多晶硅表面上的氧化物。本发明可以使用适合去除硅氧化物的任何清洗工艺。这样的清洗工艺的一个实例是稀释的氢氟酸。
图4示出了在图3所示的结构上形成第二双层之后的结构。第二双层42包括一个第二金属含有层44和一个第二盖帽层46。如图4所示，第二金属含有层44首先形成然后形成第二盖帽层46。本发明中第二金属含有层44可以用于形成或者硅化物栅接触或者硅化物金属栅。
第二双层42的第二金属含有层44包括任何适合于与多晶硅反应形成一个金属硅化物的任何金属。第二金属含有层44可以与第一金属含有层36包括相同或不同的金属。这样用于第二金属含有层44的金属的实例包括但不局限于Ni，Co，Pt，Ti，W，Mo，Ta或它们的合金。本发明还可以使用这些金属的叠层作为第二金属含有层44。在这些各种金属中优选使用Co或Ni用作第二金属含有层44。
在本发明的一些实施例中，第二金属含有层44含有的金属可以包括一种合金添加剂，能够加强金属硅化物的形成。可以用于本发明的合金添加剂实例包括C，Al，Ti，V，Cr，Mn，Fe，Co，Ni，Cu，Ge，Zr，Nb，Mo，Ru，Rh，Pd，Ag，In，Sn，Hf，Ta，W，Re，Ir，Pt或它们的混合物，附带条件是合金添加剂与第二金属含有层44中的金属不同。如果存在的化，合金添加剂含有的量是约0.1-50原子百分比。
在本发明的一个实施例中，第二金属含有层44厚度比第一金属含有层36的厚度要厚。在该实施例中，第二金属含有层44厚度约5-100nm，更典型的厚度约10-60nm。
在本发明的另一个实施例中，第二金属含有层44厚度比第一金属含有层36的厚度要厚。在该实施例中，第二金属含有层44厚度约5-15nm，更典型的厚度约8-12nm。
仍然在本发明的另一个实施例中，第二金属含有层44厚度基本上等于第一金属含有层36的厚度。
第二金属含有层44使用任何传统淀积工艺形成，包括例如溅射，化学气相淀积，蒸发，化学溶液淀积，电镀等。
第二双层42的第二盖帽层46，包括任何可以阻止氧进入下面用于形成硅化物的金属的材料。这种盖帽层示例的实例包括TiN，W或Ti。第二盖帽层46典型厚度约5-50nm，更典型的厚度约10-25nm。第二盖帽层46使用传统淀积工艺形成，例如物理气相淀积或化学气相淀积。
在本发明的一个实施例中，图3-5所示的工艺步骤可以重复多次以形成用于栅接触和金属硅化物栅的多硅化物类型或相。如果使用不同的硅化物类型，意识到退火温度和热退化温度可以不同是重要的。
图5示例了在一个图形化多晶硅栅中的硅化物接触48形成之后，以及金属硅化物栅50形成之后的CMOS器件。特别地，图5中所示的硅化物使用一种自对准硅化物工艺形成，包括在第一温度下的第一退火，足够形成一个金属硅化物，选择刻蚀去除未反应的金属和盖帽层，以及可选的第二温度下的第二退火，足够形成可能的最低电阻的硅化物相。
第一退火典型地在比第二退火步骤更低的温度下进行。典型地，可以或不能形成高电阻硅化物相材料的第一退火步骤在约300-600℃下使用连续加热方式或者各种倾斜和均热加热循环进行。更优选地，第一退火步骤在约350-550℃下进行。第二退火步骤在约600-800℃下使用连续加热方式或者各种倾斜和均热加热循环进行。更优选地，第一退火步骤在约650-750℃下进行。第二退火典型地将高电阻硅化物转化成较低电阻的硅化物相。自对准硅化物退火在气体气氛下进行，例如He，Ar，N2或合成气体(forming gas)。在第一退火和第二退火可以使用相同或不同的气氛。
在自对准硅化物工艺中使用的选择刻蚀工艺包括从结构上去除未反应的金属和盖帽层的任何刻蚀工艺。可以使用的选择刻蚀工艺实例包括，使用硫酸/双氧水或它们的组合的湿法刻蚀。
尽管已经根据优选的实施例特别示出和描述本发明，本领域的技术人员将会理解，可以进行前述的和其它在形式和细节上的变化而不背离本发明的范围和精神。因此本发明不局限于描述和示例的准确形式和细节，而在附带的权利要求之内。
权利要求
1.一种形成互补金属氧化物半导体结构的方法，包括提供一个平面化的结构，包括位于一个半导体衬底上的多个图形化的多晶硅栅区，每个含有一个暴露的上多晶硅含有表面，所述衬底含有在其中形成的硅化的源/漏区；形成包括第一金属含有层的第一双层，所述第一金属含有层与每个图形化的多晶硅栅区的暴露的上多晶硅含有表面相接触；图形化所述第一双层以提供图形化的结构，其中第一双层从预选的图形化多晶硅栅区中去除；在图形化的结构上形成包括第二金属含有层的第二双层，所述第二金属含有层与每个图形化的多晶硅栅区的暴露的上多晶硅含有表面相接触；以及进行自对准硅化物工艺将第一和第二金属含有层转化成金属硅化物。
2.根据权利要求1的方法，其中提供平面化结构包括步骤在衬底上形成图形化多晶硅栅区，在衬底中形成硅化的源/漏接触，形成一个在衬底和图形化多晶硅栅区上的包括第一电介质和第二电介质的电介质叠层，并平面化第二电介质。
3.根据权利要求2的方法，进一步包括形成关于每个图形化的多晶硅栅区的至少一个衬垫。
4.根据权利要求3的方法，其中所述至少一个衬垫的厚度足够大以阻止所述图形化的多晶硅栅区下面所述硅化物源/漏接触的侵蚀。
5.根据权利要求1的方法，其中多个图形化的多晶硅栅区包括一个掺杂的多晶硅栅导体。
6.根据权利要求5的方法，其中多晶硅栅导体掺杂选自As，P，B，Sb，Bi，In，Al，Tl，Ga以及它们的混合物的掺杂剂。
7.根据权利要求1的方法，其中硅化的源/漏区使用一个自对准硅化物工艺形成，包括在位于衬底中激活的源/漏区上淀积一种金属，第一退火以形成一种金属硅化物，选择刻蚀未反应的金属，以及可选地进行的第二退火。
8.根据权利要求7的方法，其中所述金属选自Ti，Ta，W，Co，Ni，Pt，Pd及它们的合金。
9.根据权利要求7的方法，其中第一退火在约300至约600℃下在He，Ar，N2或合成气体中进行。
10.根据权利要求7的方法，其中可选的第二退火在约600至约800℃下在He，Ar，N2或合成气体中进行。
11.根据权利要求1的方法，其中第一金属含有层包括一种选自Ni，Co，Pt，Ti，W，Mo，Ta以及它们的合金的金属。
12.根据权利要求11的方法，其中第一金属含有层包括Co或Ni。
13.根据权利要求11的方法，其中第一金属含有层进一步包括一种合金添加剂。
14.根据权利要求13的方法，其中合金添加剂选自C，Al，Ti，V，Cr，Mn，Fe，Co，Ni，Cu，Ge，Zr，Nb，Mo，Ru，Rh，Pd，Ag，In，Sn，Hf，Ta，W，Re，Ir，Pt以及它们的混合物。
15.根据权利要求1的方法，其中第一金属含有层用于形成硅化物栅接触。
16.根据权利要求1的方法，其中第一金属含有层用于形成金属硅化物栅。
17.根据权利要求1的方法，其中图形化包括光刻和刻蚀。
18.根据权利要求1的方法，其中第二金属含有层包括一种选自Ni，Co，Pt，Ti，W，Mo，Ta以及它们的合金的金属。
19.根据权利要求18的方法，其中第二金属含有层包括Co或N。
20.根据权利要求18的方法，其中第二金属含有层进一步包括一种合金添加剂。
21.根据权利要求20的方法，其中合金添加剂选自C，Al，Ti，V，Cr，Mn，Fe，Co，Ni，Cu，Ge，Zr，Nb，Mo，Ru，Rh，Pd，Ag，In，Sn，Hf，Ta，W，Re，Ir，Pt以及它们的混合物。
22.根据权利要求1的方法，其中第二金属含有层用于形成硅化物栅接触。
23.根据权利要求1的方法，其中第二金属含有层用于形成金属硅化物栅。
24.根据权利要求1的方法，其中自对准硅化物工艺包括第一退火以形成一种金属硅化物，选择刻蚀未反应的金属，以及可选地进行的第二退火。
25.根据权利要求24的方法，其中第一退火在约300至约600℃下在He，Ar，N2或合成气体中进行。
26.根据权利要求24的方法，其中可选的第二退火在约600至约800℃下在He，Ar，N2或合成气体中进行。
全文摘要
一种CMOS硅化物金属集成方案，允许使用自对准工艺(salicide)以及一步和几步光刻工艺集成硅接触(S/D和栅)和金属硅化物栅。本发明的集成方案降低了制造包括硅化物接触和硅化物栅金属的CMOS结构的复杂性和成本。
文档编号H01L21/8238GK1624902SQ200410092678
公开日2005年6月8日 申请日期2004年11月16日 优先权日2003年12月2日
发明者小西里尔·卡伯拉尔, 贾库布·T.·克德泽尔斯基, 维克托·库, 克里斯蒂·拉沃伊, 维贾·纳拉亚南, 安·L.·希甘 申请人:国际商业机器公司