专利名称：具有改善闭锁电压和导通电阻性能的横向fet结构及方法
技术领域：
本发明总体上涉及半导体器件，更明确地，涉及横向场效应晶体管(FET)结构和制造方法。
背景技术：
金属氧化物半导体场效应晶体管(MOSFET)是一种普通类型的集成电路器件。MOSFET器件包括源区、漏区、伸展于源区和漏区之间的沟道区，和设置在沟道区上面的栅。该栅包括一个置于沟道区之上的并以薄电介质层与沟道区隔离的导电栅结构。
横向MOSFET器件是高压(也就是高于200伏)设备，例如AC/DC电压转换中的离线开关调节器(off-line switching regulator)，中的一种通用器件。典型的横向MOSFET器件由源区和被中间区或漂移区隔开的漏区组成。栅结构置于器件的沟道区之上。在开启状态下，向栅施加电压，从而在源和漏区之间形成导电沟道区，其允许电流流过器件。在关闭状态下，向栅施加足够低的电压从而不形成导电沟道，因此不出现电流。在关闭状态中，器件必须能够支持源区和漏区之间的高电压。
典型的横向驱动FET器件被设计成具有拉长(也就是长远大于宽)并且交叉指式的源区和漏区。在这种设计中，源区和漏区典型地分别以源尖端(source tip)和漏末端结束。图1图解了典型先前技术中交叉指横向驱动(power)FET 10的顶视图，其具有与漏区12交叉指式的源区11。源区11与或者通过普通扩散区16互连，而漏区12与或者通过普通扩散区17互连。源区11在P+高压(PHV)区13内形成，而漏区12在阱区14内形成。这种交叉指设计分别在PHV区13和漏区12形成指尖(fingertip)。
为了使器件10能够支持大的闭锁电压(blocking voltage)(例如，高于200伏)，为指尖18设计终止区时必须采取特殊的措施，因为指尖18的小曲率半径会引起电场拥挤现象。这种电场拥挤现象会导致闭锁电压性能恶化或器件失灵。
为避免闭锁电压恶化，器件10包括一个围绕PHV区13之指尖18的剪裁区(cut-out region)21。如图2所示，其是器件10沿参考线2-2的高度放大部分剖面图，剪裁区21具有一个下衬底区26，其中n-阱14被向后拉，从而有效地增加了指尖18的曲率半径，借此降低电场拥挤现象。剪裁区21进一步包括“x”尺寸和“y”尺寸，它们必须根据期望的闭锁电压特性加以修改和优化。
器件10的设计存在一些问题。例如，设计参数(如x尺寸和y尺寸)不能很好地随闭锁电压缩放(scalable)。当闭锁电压改变时(例如从700伏到200伏)要求设计者反复地执行多次设计以优化指尖18和剪裁区21的设计。此外，晶片制造处理改变(例如，掺杂级别和处理温度)会导致指尖18的特性变化(例如，掺杂分布(profile)、曲率半径等)，这恶化了闭锁电压特性和器件整体的可靠性。此外，因为器件10包括例如剪裁区21和普通扩散区17等区域，所以器件10的整体尺寸更大，这反过来增加了比导通电阻(specific on resistance)(也就是，Ron*面积)。
因此，人们需要能够提高横向MOSFET器件闭锁电压能力和“Ron*面积”性能的结构和方法。如果该结构和方法比较灵活，能够支持多种闭锁电压并且成本效益较好则更有利。
图1图解了先前横向MOSFET器件的顶视图；图2图解了图1中器件沿参考线2-2的放大剖面图；图3图解了根据本发明的横向MOSFET器件的顶视图；图4图解了图3中器件沿参考线4-4的放大剖面图；图5图解了图3中器件沿参考线5-5的放大剖面图；图6图解了图3中器件沿参考线6-6的放大剖面图；
图7图解了图3中器件沿参考线7-7的放大剖面图。
具体实施例方式
总体上，本发明致力于具有更强闭锁电压性能和改善导通电阻性能的横向FET结构。更明确地，除了其他的之外，根据本发明的横向FET结构使用一个导电层将源区联系在一起(tie together)，用第二或者不同的导电层将漏区联系在一起。其中，根据本发明的结构消除了伴随指尖区的电场拥挤问题。
具体地，本发明涉及横向FET结构，其包括具有第一导电类型的半导体材料主体。在半导体材料主体的一部分内形成第二导电类型的第一漏区，在半导体材料主体的另一部分内形成第二导电类型的第二漏区。在基本上包围第一和第二漏区的半导体材料主体内形成第一导电类型的掺杂高电压区。在掺杂高电压区内形成第二导电类型的源区，并在第一主表面上形成栅结构。第一导电层或金属层与源区偶联从而形成源接触，而第二或不同的导电层与漏区偶联从而将漏区联系在一起。层间电介质将第一和第二导电层部分与栅结构隔离开。
通过参考图3-7并结合下面的详细说明可以更好的理解本发明。为了容易理解，在整个详细说明和附图中，类似的元件或区域在适当的地方被相同地标记。尽管根据本发明的器件用特定导电类型的n沟道器件进行举例，但是该导电类型也可以被反转为提供p沟道器件。
图3显示了根据本发明的横向MOSFET器件或结构30的放大顶视图。图4显示了器件30沿图3中参考线4-4的放大剖面图。器件30包括半导体材料主体或者第一导电类型的半导体衬底32。半导体材料32包括一个主表面或者第一表面33。对于n-沟道器件，半导体材料的主体32包括例如p型材料。半导体材料32的掺杂剂浓度取决于器件30的期望闭锁电压。例如，当器件30是700伏的器件时，半导体材料32的掺杂剂浓度约为1.5×1014原子/厘米3量级。
器件30进一步包括源区34和漏区或指区39。漏区39优选地包括一个阱区或漂移区38和阱区38内的漏接触区36。漏接触区36和阱区38具有相同的导电类型，且漏接触区36优选地比阱区38具有更高的掺杂剂浓度或电荷密度。
优选地，呈拉长条带形的源区34和漏接触区36基本上相互平行，并具有相似的或基本上相等的长度。在上述实施例中，源区34和漏接触区36具有高度掺杂的n-型区，而阱区38具有更轻掺杂的n-型区。如图3所示，阱区38优选地具有一对相对的圆形尖端或末端。
源区34在P+体区、PHV或掺杂区41内形成(如图4所示)，这些区域具有比半导体材料主体32更高的掺杂浓度。优选地，掺杂区41完全包围阱区38，因此不需要或者没有先前技术器件10所需的指尖区(也就是，图1所示的指尖18)。这样消除了由小曲率半径或狭窄指尖引起的高电场应力区。也就是说，掺杂区41的设计和/或形状降低了电场应力并增强了闭锁电压能力。
接触或掺杂区42在高电压掺杂区41内形成，并包括例如高度掺杂的p-型材料。掺杂区42增加了源与衬底连接的集成性，同时降低了器件对寄生双极效应的敏感性。
栅结构44在主表面33上形成，具有一个薄电介质层47和掺杂多晶体层或材料46，其提供了栅接触。场隔离区43在漏区39和源区34之间提供了表面隔离。阱区38内包括一个优选为p-顶部、掺杂的，或者resurf层，或区49，以降低阱区38内的表面场效应，和改善导通电阻。在上述实施例中，掺杂区49包括p-型导电材料。掺杂区49或者接地或者让其浮动(left floating)。
第一金属或导电层51在主表面33上形成，与源区34、掺杂区42、漏接触区36和栅结构44接触。优选地，导电层51包括铝硅合金。第一层间电介质(ILD)或电介质层53在栅结构44和场隔离区44上形成，从而隔离栅结构44与第一导电层51。第二层间电介质(ILD)54在第一层间电介质54和第一导电层51上形成。
根据本发明，第二或不同的金属或导电层57通过层间电介质54中的开口或通道58与漏接触区36耦联。此外，第二导电层57通过如图所示的通道59和60与源区34和栅结构44耦联。优选地，第二导电层57包括铝硅合金，随后形成第一导电层51。第一和第二层间电介质53和54包括例如沉积氧化物，且总厚度为大约15000-20000埃。
虽然显示的是两个ILD层，但是也可以用更多或更少的ILD层。此外，两层以上的金属层可与附加的ILD层一起使用，并使用后续的导电层将漏区联系在一起。该后续的导电层可看作第二导电层，它通过插入导电传导层与漏区耦联。非交叉指漏区39与层间电介质53和54以及第一和第二导电层51和57一起提供了一个更加坚固的结构，因为它们消除了PHV区的指尖。
源衬垫(pad)(未显示)通过ILD层54内的通道与第一导电层51耦联，并包括与形成第一导电层51和第二导电层57的材料相同的材料。否则，栅衬垫(未显示)通过ILD层53和54内的通道和接触与栅结构44耦联，并且包括例如与形成第一导电层51和/或第二导电层57的材料相同的材料。源和栅衬垫可以在任何方便的地方围绕结构30布置。
根据本发明的结构30是非交错指设计，其中消除了PHV区指尖而没有牺牲闭锁电压性能和比导通电阻特性。通过非交叉，作者的意思是，例如一种结构，其在与漏指(drain finger)相连的半导体材料主体内没有普通扩散区(例如图1所示的普通扩散区17)。而是，本发明利用基本上包围漏区39和第二导电层57的PHV区将漏区39联系在一起。更明确地，结构30包括隔离的漏接触区36，其中漏接触区36与更多级的导电材料联系在一起。
图5图解了结构30沿参考线5-5的放大剖面图，显示了第一导电层51与第二导电层57不交叠的一个实施例。也就是说，图5显示了第一导电层51终止于第二导电层57附近的部分63。在需要高闭锁电压能力的应用中，该结构是优选的，因为避免了层间电介质53和54上的高电场应力，其中高电场应力在第一导电层51接地而第二导电层57处于高电压或电势时容易出现。
图6图解了结构30沿参考线6-6的放大剖面图，显示了第一导电层51与第二导电层57相互交叠，但两个导电层被层间电介质54分离和绝缘的可选择实施例。调节层间电介质53和54的总厚度以耐受给定器件的比场应力(specific field stresses)。
图7图解了结构30沿参考线7-7的放大剖面图，显示了一个实施例，其中第二导电层57的一部分位于、穿过或经过其中阱区38终止在半导体材料32主体内的部分之上。
结构30另外的优点是，它能够根据电流负载的要求对多个或大量的漏区39缩放调整。另外，结构30容易通过改变漂移长度(Ld)(图4中的尺寸61)容易地对不同的闭锁电压缩放调整。例如，对于＞700伏的器件，Ld处于60微米的量级，对于＞500伏的器件，Ld处于40微米的量级，而对于＞200伏的器件，Ld处于14微米的量级。另一个优点是，结构30在任何方向上均对称，从而为设计布局提供了灵活性。
进一步的优点是，漏指设计灵活地包括长漏指并排堆叠和/或较小的漏指上下和并排堆叠，使用第二导电层57将漏区联系在一起。而且，因为结构30消除了剪裁区21和普通扩散区17，所以减小了整个器件的面积，借此提高或者降低了比导通电阻。例如，700伏结构30的比导通电阻比700伏器件10减小了大约10％。此外，在高温闭锁偏置(HTBB)测试中，结构30在1000小时后的闭锁电压显示比器件10增加了大约20伏，器件10的闭锁电压在1000小时后降低了10-20伏。
因此，显然已经证明，根据本发明，横向FET结构具有改善的闭锁电压和比导通电阻性能。该结构进一步比先前技术提供了更灵活的设计，这改善了设计成本并降低了设计周期。
尽管本发明通过参考其特殊的实施例加以说明和例证，但是并非意味着，将本方法限制在这些例证性实施例。例如，在本文所示的优选实施例中，第一导电层显示与源区耦联，而第二导电层显示与漏区耦联，且这两个导电层被ILD层隔离。但是，这个顺序可以反转，即第一导电层与漏区耦联，而第二导电层与源区耦联。本领域的技术人员能够意识到，能够在不背离本发明的精神前提下对本发明进行各种修改和变化。因此，本发明趋向于包括所有这些处于附属权利要求范围内的改变和修饰。
权利要求
1.一种横向FET器件，其特征在于半导体材料主体，其具有第一导电类型；多个第二导电类型的漏区，其在半导体材料主体内形成；多个第二导电类型的源区，其在半导体材料主体内形成；第一导电层，其在半导体材料主体之上形成并耦联于该多个漏区；第二导电层，其在半导体材料主体之上形成并耦联于该多个源区；以及电介质层，其在半导体材料主体之上形成，其中第一和第二导电层的其中一个在该电介质层之上形成。
2.根据权利要求1的器件，其中多个漏区的特征在于多个阱区和多个漏接触区，且其中至少一个漏接触区在一个阱区内形成。
3.根据权利要求1的器件，其中第一和第二导电层不交叠。
4.根据权利要求1的器件，进一步的特征在于多个第一导电类型的掺杂区，其中多个源区中的一个位于多个掺杂区的其中一个内，并且其中多个掺杂区中的一个包围多个阱区中的一个。
5.根据权利要求1的器件，其中第二导电层的一些部分终止在接近于第一导电层。
6.一种用于形成横向FET器件的方法，特征在于包括如下步骤提供具有第一导电类型的半导体材料主体；在半导体材料主体内形成多个漏区；在半导体材料主体内形成多个源区；在半导体材料主体上形成第一导电层并耦联于多个漏区；和在半导体材料主体上形成第二导电层并耦联于多个源区，其中第二导电层的至少一部分通过一电介质层与第一导电层的一部分隔离。
7，根据权利要求6的方法，其中形成多个漏区的步骤的特征在于包括如下步骤在半导体材料主体内形成多个阱区，和在多个阱区的至少一个内形成漏接触区。
8.根据权利要求7的方法，进一步的特征在于如下步骤在多个阱区的至少一个内形成第一导电类型掺杂区。
9.根据权利要求6的方法，其中形成第二导电层的步骤的特征在于形成第二导电层，其中第二导电层的一些部分终止在接近于第一导电层。
全文摘要
在本发明的一个实施例中，在半导体材料主体(32)内形成了横向FET结构(30)。结构(30)包括多个与导电层(57)耦联在一起的非交叉指漏区(39)，和多个与不同导电层(51)耦联在一起的源区(34)。一个或多个层间电介质(53、54)隔离两个导电层(51、57)。各个源区(34)没有小半径指尖区域。
文档编号H01L21/02GK1630096SQ20041009829
公开日2005年6月22日 申请日期2004年11月26日 优先权日2003年12月8日
发明者侯塞因 齐亚, 杜尚晖, 石黑毅, 雷杰施·S·奈尔 申请人:半导体元件工业有限责任公司