专利名称：薄膜晶体管的制作方法
技术领域：
本发明涉及一种薄膜晶体管的制造方法，特别是涉及一种具有栅极重叠轻掺杂漏极的薄膜晶体管的制作方法。
背景技术：
薄膜晶体管(thin film transistor，TFT)为有源阵列型平面显示器常用的有源元件(active element)，用来驱动有源式液晶显示器(active matrix type liquidcrystal display)、有源式有机电激发光显示器(active matrix type organicelectroluminescent display)、影像传感器等装置。通常，依薄膜晶体管半导体硅膜层的组成，可将薄膜晶体管区分为多晶硅薄膜晶体管以及非晶硅薄膜晶体管。
为了实现高精细度的元件与像素排列，多晶硅已逐渐取代非晶硅而成为薄膜晶体管技术的发展主流。为了进一步抑制多晶硅薄膜晶体管的漏电流以及增加薄膜晶体管的稳定性与可靠度，一种具有轻掺杂漏极区(LDD)的多晶硅薄膜晶体管亦被业界所提出。该具有LDD的多晶硅薄膜晶体管，在栅极下方的通道区两旁制作具轻度掺杂的区域。此外，为进一步降低源极/漏极端的电场及阻抗，因此，在多晶硅薄膜晶体管的工艺设计上，愈来愈倾向缩短通道区的范围，而具有栅极重叠结构(gate overlap、GO)LDD的多晶硅薄膜晶体管更是半导体技术上研究的重点。
请参考图1a至1f，为显示一现有具有GOLDD结构的多晶硅薄膜晶体管的制作流程的剖面示意图。首先，请参阅图1a，形成一缓冲层11及一多晶硅层12于一基底10。接着，对该多晶硅层12进行一通道区掺杂工艺13，以形成通道区14，如图1b所示。
请参照图1c所示，形成一图案化的第一光致抗蚀剂层15于该通道区14之上，并以该第一光致抗蚀剂层15作为掩模，进行一轻掺杂漏极(LDD)工艺16以形成轻掺杂漏极区17。接着，去除该第一光致抗蚀剂层15，并顺应性形成一栅极绝缘层18及第一导电层19，请参照图1d。
接着，请参照图1e，利用一光刻蚀刻工艺图形化该第一导电层19，以形成一栅极20，其中该栅极20的两端与位于其下方的该轻掺杂漏极区17部份重叠。最后，利用该栅极20作为掩模，进行一重掺杂工艺21以将未被该栅极所覆盖的轻掺杂漏极区12转变成一源极/漏极区22，请参照图1f。此外，请参考图2a至2h，显示另一现有具有GOLDD结构的多晶硅薄膜晶体管的工艺。
首先，请参阅图2a，形成一缓冲层51及一多晶硅层52于一基底50。接着，对该多晶硅层52进行一通道区掺杂工艺53，以形成通道区54，如图2b所示。
请参照图2c所示，形成一栅极绝缘层55于该基底，并形成一第一栅极层56于该栅极绝缘层55上。接着，以该第一栅极层56作为掩模，进行一轻掺杂漏极(LDD)工艺57以形成轻掺杂漏极区58，请参照图2d。
接着，请参照图2e，顺应性形成一导电层(未图示)于该第一栅极层56上，并利用一光刻蚀刻工艺图形化该导电层，以形成一第二栅极层59，其中该第二栅极层59的两端与位于其下方的该轻掺杂漏极区58部份重叠。最后，利用该第一栅极层56及第二栅极层59作为掩模，进行一重掺杂工艺60以将未被该栅极所覆盖的轻掺杂漏极区58转变成一源极/漏极区61，请参照图2f。上述的多晶硅薄膜晶体管工艺，皆需利用到两道黄光工艺，除了工艺步骤复杂外，且易容因黄光对位偏移的问题，导致元件效能较低，甚至发生短路。
为了解决上述GOLDD薄膜晶体管其复杂工艺所造成的问题，一种只需一道光掩模的GOLDD薄膜晶体管制造方式亦被提出。首先，请参阅图3a，形成一缓冲层101及一多晶硅层102于一基底100。接着，对该多晶硅层102进行一通道区掺杂工艺103，以形成通道区104，如图3b所示。
请参照图3c所示，顺应性形成一栅极绝缘层130、一第一导电层105及一第二导电层106。接着，形成一图形化的光致抗蚀剂层107于该第二导电层106之上，并利用该光致抗蚀剂层107对该第一导电层105及第二导电层106进行一干蚀刻步骤，形成第一栅极层108及一第二栅极层109，请参照图3d。
接着，请参照图3e所示，对该第二栅极层109进行一湿蚀刻，移除第二栅极层109的侧壁，并露出两侧的第一栅极层108，即所谓的栅极脚(GateFoot)110。最后，请参照图3f所示，在移除该光致抗蚀剂层107后，利用该第二栅极层109与栅极脚110作为掩模，进行一重掺杂工艺111。在此步骤中，完全未被该第二栅极层109与栅极脚110覆盖的多晶硅层102，被转变成一源极/漏极区112。至于只被栅极脚110覆盖的多晶硅层102区域，由于该第一栅极层108产生的遮蔽效应，降低了杂离子的掺杂量，形成一轻掺杂漏极区113。上述的GOLDD薄膜晶体管工艺，虽然只需利用一道黄光工艺及一道掺杂工艺，然而其在形成栅极脚(Gate Foot)结构时，必需利用一干蚀刻及一湿蚀刻等两道栅极蚀刻工艺，由于干蚀刻及湿蚀刻的蚀刻条件完全不同，因此不仅增加工艺的复杂性，也大幅降低了量产速度。
因此，在简化工艺复杂性的前提下，达到减少GOLDD薄膜晶体管工艺的掺杂次数及光掩模使用次数的目的，是目前薄膜晶体管工艺技术上亟需研究的重点。
发明内容
有鉴于此，本发明的目的在于提供一种具有栅极重叠轻掺杂漏极的薄膜晶体管的制作方法，可利用一道光掩模及一掺杂工艺定义出源/漏极区及轻掺杂漏极区，且只需利用一干蚀刻步骤，即可完成具有栅极脚的栅极结构，如此一来可简化GOLDD薄膜晶体管所需的步骤，提升量产速度及增加成品率。本发明的技术特征之一，为在进行该栅极的干蚀刻工艺时，在主蚀刻(mainetching)阶段，可定义出栅极的所在位置，而在过蚀刻(over etching)阶段，形成该栅极脚结构。
为达成本发明的上述目的，本发明所述的具有栅极重叠轻掺杂漏极的薄膜晶体管的制作方法包括以下步骤。首先，提供一基底，并形成一图形化的多晶硅层于该基底之上。接着，依序顺应性形成一栅极绝缘层、一第一导电层、及一第二导电层于该多晶硅层之上。接着，形成一图形化光致抗蚀剂层于该第二导电层之上。接着，利用该图形化光致抗蚀剂层作为掩模，对该第一导电层及第二导电层进行一干蚀刻工艺，以形成一具有栅极脚结构的栅极；以及，利用该具有栅极脚结构的栅极作为掩模，对该多晶硅层进行一重度掺杂工艺，以形成一源/漏极区及一轻掺杂漏极区。其中，该干蚀刻工艺具有一主蚀刻阶段及一过蚀刻阶段，包含以下步骤在主蚀刻阶段，提供一反应气体及一偏压，并以该栅极绝缘层作为蚀刻停止层，各向异性蚀刻该第一导电层及第二导电层，以分别形成一第一栅极层及一第二栅极层；以及，在过蚀刻阶段，中止提供或调降该偏压，以该反应气体对该第二栅极层进行选择性蚀刻，露出两侧的第二栅极层。
值得注意的是，在进行重度掺杂的步骤中，未被该栅极所覆盖的多晶硅层被转换成源/漏极区，而被该栅极脚所覆盖的多晶硅层，由于第一栅极层的遮蔽效应，降低了杂离子的掺杂量，形成轻掺杂漏极区。
为使本发明的目的、特征能更明显易懂，下文特举优选实施例，以下配合附图以及优选实施例，以更详细地说明本发明。
图1a至1f为显示一现有具有GOLDD结构的多晶硅薄膜晶体管制作的剖面流程示意图。
图2a至2f为显示另一现有具有GOLDD结构的多晶硅薄膜晶体管的剖面流程示意图。
图3a至3f为显示另一现有具有GOLDD结构的多晶硅薄膜晶体管制作的剖面流程示意图。
图4a及4i为显示本发明优选实施例所示的具有栅极重叠轻掺杂漏极的薄膜晶体管的制作方法的剖面流程示意图。
简单符号说明先前技术的符号说明基底～10；缓冲层～11；多晶硅层～12；通道区掺杂工艺～13；通道区～14；第一光致抗蚀剂层～15；轻掺杂漏极工艺～16；轻掺杂漏极区～17；栅极绝缘层～18；第一导电层～19；栅极～20；重掺杂工艺～21；源极/漏极区～22；基底～50；缓冲层～51；多晶硅层～52；通道区掺杂工艺～53；通道区～54；栅极绝缘层～55；第一栅极层～56；轻掺杂漏极工艺～57；轻掺杂漏极区～58；第二栅极层～59；重掺杂工艺～60；源极/漏极区～61；基底～100；缓冲层～101；多晶硅层～102；通道区掺杂工艺～103；通道区～104；第一导电层～105；第二导电层～106；图形化的光致抗蚀剂层～107；第一栅极层～108；第二栅极层～109；栅极脚～110；重掺杂工艺～111；源极/漏极区～112；轻掺杂漏极区～113；以及，栅极绝缘层130。
本发明的符号说明
基底～200；通道区～201；缓冲层～202；轻掺杂漏极预定区～203；多晶硅层～204；源/漏极预定区～205；栅极绝缘层～206；通道区掺杂工艺～207；第一导电层～208；第二导电层～210；图形化的光致抗蚀剂层～212；第一栅极层～220；第二栅极层～222，222’；特定距离～230；栅极脚～240；栅极～250；重掺杂工艺～260；源极/漏极区～262；轻掺杂漏极区～264；层间绝缘层～270；接触窗～272；金属导线～280。
具体实施例方式
本发明提供一种具有栅极重叠轻掺杂漏极的薄膜晶体管的制作方法，仅使用一干蚀刻步骤来形成具有栅极脚的栅极结构，可简化现有GOLDD薄膜晶体管的工艺步骤，提升量产速度。
以下例举一符合本发明的优选实施例，并配合附图详细说明如下首先，请参阅图4a，提供一基底200，可例如为液晶显示器所用适用的基板。接着，于该基底200上依序形成一缓冲层202及一多晶硅层204。接着，利用一光刻蚀刻工艺图形化该多晶硅层204。接着，对该多晶硅层204进行一通道区掺杂工艺207，其中该多晶硅层204被定义为具有一通道区201、轻掺杂漏极预定区203、及源/漏极预定区205。该缓冲层202可包括氮化硅及氧化硅。本发明对于形成多晶硅层204的方式并无特别限定，该多晶硅层204的形成方法可例如为在基底200上形成一非晶硅层，接着再对该非晶硅层进行一准分子激光(ELA)退火工艺或是一热处理，其温度范围约可为500～650℃，以使非晶硅层经固相长晶形成多晶硅层。
接着，请参阅图4b，依序顺应性形成一栅极绝缘层206、一第一导电层208、及一第二导电层210，于该基底200之上，覆盖该图形化多晶硅层204。其中该栅极绝缘层206可例如为氧化硅层，而此栅极绝缘层206的厚度范围优选在500至2000之间，而更佳的厚度范围在800至1500之间。该第一导电层208的组成可例如为钛、铬、钽、钼、铝、钨或以上金属的任意合金或化合物。值得注意的是，本发明利用控制第一导电层208的厚度及后续重掺杂工艺的掺杂量，以达到通过一次离子掺杂工艺，进行掺杂不同浓度的杂子于该图形化多晶硅层204中。因此，该第一导电层208的厚度不大于1000，优选介于200至600之间。而该第二导电层210可例如为铝、钼、钨、钽、铬或以上金属的任意合金化合物，厚度介于2000至3000之间。值得注意的是，第一导电层与第二导电层的所选用的材料必需实质不同，举例来说，当第一导电层的材料为钼时，第二导电层的材料一定不是钼。在本发明的优选实施例中，第一导电层优选为钛、或是铬，第二导电层优选为铝、钼、或是钨钼合金。该第一导电层208与第二导电层210的形成方式并无限制，可例如为气相沉积法、溅射法或是真空蒸镀法。
接着，请参阅图4c，形成一图形化的光致抗蚀剂层212于该第二导电层210之上，其中该图形化的光致抗蚀剂层212位于该通道区201及轻掺杂漏极预定区203的正上方。
接着，请参阅图4d及图4e，对该第一导电层208与第二导电层210进行一具有两阶段反应条件的干蚀刻工艺。请参阅图4d，在该干蚀刻工艺的第一阶段(意即所谓的主蚀刻阶段)，一反应气体及一偏压被提供，以对该第一导电层208与第二导电层210进行一各向异性的反应性离子蚀刻，形成一第一栅极层220与第二栅极层222，其中该图形化的光致抗蚀剂层212用来作为蚀刻掩模。在此第一阶段的干蚀刻过程中，由于所提供的偏压会产生一等离子体加速蚀刻，因此在与该基底垂直的方向的第一导电层208与第二导电层210蚀刻速率，会远大于平行于基底方向的蚀刻速率。此外，在第一阶段的干蚀刻过程中，该栅极绝缘层206用来作为蚀刻停止层，因此当蚀干工艺中所使用的光学终点侦测器，测得该栅极绝缘层206的波长时，则停止第一阶段的干蚀刻(主蚀刻阶段)，而进行第二阶段的干蚀刻(即所谓的过蚀刻阶段)。在本发明的优选实施例中，该第一阶段干蚀刻所经的时间约为80秒至数分钟。值得注意的是，此两阶段干蚀刻步骤的关键之一，即在于该反应气体的选择，该反应气体在无外加偏压的状况下，对于该第二导电层的化学蚀刻速率必需远大于对该第一导电层的化学蚀刻速率，换言之，该反应气体对于该第二导电层的化学蚀刻速率与该反应气体对于该第一导电层的化学蚀刻速率比优选必需大于一百。符合上述需求的反应气体为能产生氟离子或氯离子的气体，例如硫化氟、碳化氟、氙化氟、氯气或氧气。
当进行第二阶段的干蚀刻工艺时，不再提供该偏压(即无外加偏压)，仅提供该反应气体，以对该第二栅极层222进行选择性化学蚀刻。由于无外加偏压，因此在第二阶段，该干蚀刻为各向同性蚀刻，因此使得该第二栅极层222由其侧壁向内被蚀刻一特定距离230，而形成第二栅极层222’以露出部份的第一栅极层220，形成具有栅极脚240结构的栅极250(包括220和222’)，如图4e所示。在此，该露出的第一栅极层220(即该栅极脚240)，对应于其正下方多晶硅层204的轻掺杂漏极预定区203。或者，进行第二阶段的干蚀刻工艺时，也可提供比第一阶段的主蚀刻所用偏压为小的偏压。
接着，请参照图4f，在移除该光致抗蚀剂层212后，利用该栅极250作为掩模，进行一重掺杂工艺260。在此重掺杂工艺步骤中，完全未被该栅极250覆盖的多晶硅层204(即该源/漏极预定区205)，被转变成一源极/漏极区262。至于只被第一栅极层220(即栅极脚240)所覆盖的多晶硅层204区域(即该轻掺杂漏极预定区203)，由于该第一栅极层220的遮蔽效应，降低了重掺杂工艺的掺杂量，故形成一轻掺杂漏极区264。在本发明的一优选实施例中，该重掺杂工艺的浓度介于1×1013至1×1020ions/cm2之间。
接着，请参照图4g，坦覆性形成一层间绝缘层270于上述结构。该层间绝缘层270的材料可与该栅极绝缘层206相同，例如为氧化硅或氮化硅层，而该层间介电层270的厚度范围在2000至5000之间。接着，请参照图4h，利用一光刻蚀刻工艺，形成多个接触窗272，以分别露出该栅极250及源/漏极262。接着，形成一第三导电层(未图示)于该层间绝缘层270上并填入该多个接触窗272中，最后并利用一光刻蚀刻工艺，图形化该第三导电层，以形成金属导线280，请参照图4i。至此，完成本发明所述的具有栅极重叠轻掺杂漏极的薄膜晶体管的制作方法的一优选实施例。
由于本发明采用自我对准的工艺做离子注入，因此不需要利用额外的光掩模作离子注入工艺的屏蔽层，且在同一道离子掺杂工艺步骤中同时完成源/漏极区及轻掺杂漏极区的离子注入，较现有技术节省多道光掩模。
此外，在图3a～3f所示的现有薄膜晶体管的工艺中，必需利用干蚀刻及湿蚀刻等两道栅极蚀刻工艺，才能定义出具有栅极脚结构的栅极，但是，由于干蚀刻与湿蚀刻的工艺条件完全不同，无法在同一工艺设备中进行，因此势必在进行完干蚀刻后，转移至不同的工艺设备中再进行湿蚀刻。如此一来，不仅增加工艺的复杂性，导致成品率下降，也大幅降低了量产速度。反观本发明，利用一具有两阶段的干蚀刻工艺完成该具有栅极脚结构的栅极。由于该第一阶段的干蚀刻与该第二阶段的干蚀刻的差别仅在于有无另外提供一偏压来产生等离子体离子(或者，第二阶段干蚀刻使用较小偏压)，因此该第一阶段与第二阶段干蚀刻可在同一蚀刻工艺设备中完成，此外，一般来说该两阶段干蚀刻可在3分钟内完成，与一般干蚀刻所需时间相差无几。
综上所述，本发明与现有技术相比较，本发明仅使用一道干蚀刻工艺即可完成与现有技术相同功能的具有栅极脚结构的栅极，且由于本发明工艺的步骤减少，因此可提升量产速度及增加成品率，使生产成本大幅降低。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种薄膜晶体管的制作方法，包括提供一基底，并形成一图形化的多晶硅层于该基底之上；依序顺应性形成一栅极绝缘层、一第一导电层、及一第二导电层于该多晶硅层之上；形成一图形化光致抗蚀剂层于该第二导电层之上；利用该图形化光致抗蚀剂层作为掩模，对该第一导电层及第二导电层进行一干蚀刻工艺，以形成一具有栅极脚结构的栅极；以及利用该具有栅极脚结构的栅极作为掩模，对该多晶硅层进行一重度掺杂工艺，以形成一源/漏极区及一轻掺杂漏极区，其中，该干蚀刻工艺具有一主蚀刻阶段及一过蚀刻阶段，包含以下步骤在主蚀刻阶段，提供一反应气体及一偏压，并以该栅极绝缘层作为蚀刻停止层，各向异性蚀刻该第一导电层及第二导电层，以分别形成一第一栅极层及一第二栅极层；以及在过蚀刻阶段，中止提供或调降该偏压，以该反应气体对该第二栅极层进行选择性蚀刻，露出两侧的第二栅极层。
2.如权利要求1所述的薄膜晶体管的制作方法，其中在形成该多晶硅层于该基底之前，还包括形成一缓冲层于该基底上。
3.如权利要求1所述的薄膜晶体管的制作方法，其中在进行重度掺杂的步骤中，未被该栅极所覆盖的多晶硅层形成该源/漏极区。
4.如权利要求1所述的薄膜晶体管的制作方法，其中在进行重度掺杂的步骤中，被该栅极脚所覆盖的多晶硅层形成轻掺杂漏极区。
5.如权利要求1所述的薄膜晶体管的制作方法，其中该第一导电层的厚度不大于1000。
6.如权利要求1所述的薄膜晶体管的制作方法，其中该第一导电层的厚度介于200至600的范围内。
7.如权利要求1所述的薄膜晶体管的制作方法，其中该第二导电层的厚度介于2000至3000的范围内。
8.如权利要求1所述的薄膜晶体管的制作方法，其中该第一导电层的材料为钛、铬、钽、钼、铝、钨或以上金属的任意合金。
9.如权利要求1所述的薄膜晶体管的制作方法，其中该第一导电层的材料为钛或是铬。
10.如权利要求1所述的薄膜晶体管的制作方法，其中该第二导电层的材料与第一导电层不同，为铝、钼、钨、钽、铬或以上金属的任意合金。
11.如权利要求1所述的薄膜晶体管的制作方法，其中该第二导电层的材料与第一导电层不同，为铝、钼、或是钨钼合金。
12.如权利要求1所述的薄膜晶体管的制作方法，其中该反应气体为可产生氟离子或氯离子的气体。
13.如权利要求1所述的薄膜晶体管的制作方法，其中该反应气体包含硫化氟、碳化氟、氙化氟、氯气或氧气。
14.如权利要求1所述的薄膜晶体管的制作方法，在形成源/漏极区及轻掺杂漏极区之后，还包括形成一绝缘层于该基板；形成多个接触窗，以露出该栅极、源极及漏极；以及填入金属导线于该接触窗中。
全文摘要
本发明的目的在于提供一种薄膜晶体管的制作方法，可利用一道光掩模同时定义源/漏极与轻掺杂漏极区，且仅利用一道干蚀刻即可完成具有栅极脚结构的栅极。因此，本发明可大幅减少具有栅极重叠结构轻掺杂漏极区的多晶硅薄膜晶体管的工艺步骤，如此一来，不但可达到减少多晶硅薄膜晶体管工艺的光掩模使用次数的目的，且由于工艺的步骤减少，因此可提升量产速度及增加成品率。
文档编号H01L21/02GK1949465SQ200510106789
公开日2007年4月18日 申请日期2005年10月12日 优先权日2005年10月12日
发明者张世昌, 方俊雄, 蔡耀铭 申请人:统宝光电股份有限公司