专利名称：用于静电放电保护的多叠层电源箝位电路的制作方法
技术领域：
本专利一般涉及静电放电保护系统，尤其涉及用于在静电放电期间渗漏(sinking)电流的保护电路。
背景静电放电(ESD)指的是由在特定集成电路封装上或在人类处理该特定IC封装时静电荷累积引起的短时间高电流的静电放电现象。ESD事件会对集成电路(IC)和其他微电子设备的制造和性能、包含这些设备的系统以及生产它们的制造设施产生严重危害。硅工艺技术的进步使得集成电路中的晶体管向更小尺寸发展。而晶体管尺寸的减小又使得电路对ESD事件的损害更为敏感。
随着人们进入新千年，电子工业继续按比例缩减微电子结构以实现更快、更新的器件以及每一单位面积更多的结构。ESD仍然是使用电子工业中所使用的各种新技术(诸如亚微米器件技术、高速工作系统、更高级的工厂自动化等)生产的按比例缩减的结构的威胁。随着集成电路器件密度的增加及其工作电源电压的降低，集成电路变得对ESD的影响更为敏感。尤其是，因为可能会毁坏整个IC，所以ESD是半导体器件的一个严重问题。因为ESD事件经常发生在附连至IC封装终端的硅电路两端，所以电路设计人员将其努力集中在研发用于这些敏感电路的足够的保护机制上。
一种解决方案是使用接地的栅极晶体管作为简单的ESD保护电路。该晶体管被配置成二极管并且具有比栅极电介质击穿电压更低的漏极结击穿电压。虽然这种电路为防止ESD事件提供了某些保护，但是ESD保护电路还应该能够通过让大电流在短时间内非破坏性地通过低阻抗路径来保护IC免于静电放电。
已知作为电源箝位的电子电路长久以来起到在ESD事件期间保护功率轨道的功能。
图1示出了每一个本领域普通技术人员都周知的示例性集成电路。图1示出了带有用于接收从电源电路14外部提供的高电源电压的电压源输入连接12的集成电路10。提供了ESD保护电路16以保护被设计成执行预定功能的内部电路18免于静电放电。如下将详细描述ESD保护电路16。集成电路10可以是接收电源电压的任何种类的集成电路，包括但不限于处理器、控制器、存储器设备、专用集成电路(ASIC)等等。
因为某些标准化的或传统的电源电压会高到足以引发在集成电路中使用的金属氧化物半导体(MOS)器件内过早的故障，所以需要重新设计的箝位电路来对高电压管脚提供ESD保护。称为耐压箝位或多叠层箝位的这些电路通过自生成低到足以附连至MOS器件而不会导致损坏的偏压就能承受高电压。
理想的偏压电路应该具有低功耗、强电流驱动以及箝位的ESD性能的有限劣化的特性。可以将低功耗定义为与箝位的总功耗相比忽略不计。必须通过强电流驱动在保持目标上的偏压的同时驱动大负载的能力来测量强电流驱动。另一方面，应该通过对在各种工作条件下箝位的脉冲电流-电压特性的微小移动来证明ESD性能的有限劣化。
图2示出了现有技术的耐压箝位电路20的一个示例性实现。箝位电路20包括由在节点28和30之间的器件24和26形成的分压器22、包括器件34以及其它器件的控制器电路32、以及具有电流渗漏器件晶体管38和40的电流渗漏器件36。由电流渗漏器件36使用的晶体管38和40可以是常用的晶体管中的任一种。例如，电流渗漏器件36的示例性实现的晶体管38和40可以是p沟道晶体管。
箝位电路的分压器，诸如分压器22生成偏压或基准电压，因此可称其为基准电压发生器或偏压发生器。如图2所示，现有技术的简单的分压器22用于将节点28上的高电源电压降低至节点30上较低的电压。对于箝位电路20，分压器22上主要的负载是通过n沟道器件34的亚阈值漏电流。对于电阻性分压器，该负载与分压器本身的流耗相比应较小以保持良好的分压。该要求在其中使用了带有非线性电流-电压特性的二极管连接的p沟道器件24和26来代替电阻性元件的分压器22中有所放宽。当被定义为通过器件26的电流的分压器22的流耗与负载的流耗可比或甚至小于负载流耗时就能够实现合理的分压。因为器件34通常远小于器件24和26，并且因为分压器22的流耗与通过器件34的漏电流可比，所以能够将分压器22优化成消耗与总箝位漏电流相比较小的漏电流。
控制器电路32耦合至电流渗漏器件36的控制节点，使得控制器电路32将该控制节点耦合至地电位，这就使得从控制节点到地电位的压降在电源连接28上的ESD事件期间小于诸如控制器晶体管34等n沟道晶体管的阈值电压。控制器电路32的工作在美国专利第5,956,219号中有更详细的阐述，该专利全文结合在此。
与使用箝位电路20相关联的问题之一是仅仅基于特定的负载条件才能够优化分压器22的漏电流。尽管器件34的亚阈值漏电流是温度和其它工艺变化的强函数，但这些变化不会在相同程度上影响分压器22内的器件。为了确保所有合理使用条件下的理想分压，分压器22的电流驱动必须增加以满足室温、快速工艺扭斜(process skew)的改变等最差情况的条件。不幸的是，这可能会导致严重的过度设计，而这会迫使分压器22的流耗在典型的工作条件下变为总箝位漏电流的一大部分。
类似地，为从整体上降低箝位电路的功耗，还期望一种改进的电压生成子电路。在图3中公开的现有技术的箝位电路50试图通过使用由模拟电压跟随器54缓冲并由控制器电路56跟随的低漏电流分压器52来解决这一问题。在箝位电路50中，电压跟随器54提供了低输出电阻以驱动通过控制器器件58的漏电流，并仅对分压器52呈现了一个小负载，使得分压器的流耗能够保持为低。不幸的是，为了让电压跟随器54有效地工作，电压跟随器54的输入和输出必须相差一个阈值电压加上接通电压跟随器54中一个晶体管所需的非指定电压量。结果，难以使用箝位电路50来生成高度精确的偏压。这是电路技术进步中一个愈发重要的问题，因为随着IC中该晶体管可承受的最大电压在每个工艺生成中的下降，基准电压的精度变得更为关键。
为了解决上述问题，期望提供一种改进的ESD箝位电路，其中该箝位电路的内部偏压可以在整个工艺变化范围内精确地跟踪电源并且该箝位电路可以在大范围的工作条件下以最小的漏电流工作。
附图简述本发明以示例而非限制的方式示出于附图中，在附图中相似的标号指示类似的元素，并且附图中图1示出了一个示例性集成电路的框图；图2示出了现有技术的电压容限箝位电路的一个示例性实现；
图3示出了现有技术的耐压箝位电路的另一个示例性实现；图4示出了带有改进的偏压生成的二叠层箝位电路的框图；图5示出了图4的二叠层箝位电路的示例性电路图；图6示出了图5的箝位电路的仿真的脉冲电流-电压特性；图7示出了带有互补的自偏置差分放大器的二叠层箝位电路的示例性电路图；图8示出了带有改进的偏压生成的三叠层箝位电路的示例性电路图；图9示出了带有栅极漏电流转向电阻器的二叠层箝位电路的示例性电路图；图10示出了带有栅极漏电流转向旁栅的二叠层电压容限箝位电路的示例性电路图；图11示出了带有栅极漏电流转向PMOS的二叠层电压容限箝位电路的示例性电路图；图12示出了带有栅极漏电流转向PFET的三叠层电压容限箝位电路的示例性电路图。
示例的详细描述在以下对多种不同实施例的详细描述中，将对形成说明书一部分并且其中以图示方式示出可以实现本专利的具体实施例的附图做出参考。在附图中，相似的标号在各附图中都描述基本类似的部件。将用充分的细节描述这些实施例以使得本领域普通技术人员能够实践本专利。可以利用其他实施例并且可以做出结构、逻辑和电学上的改变而不背离本专利的范围。因此，以下详细描述不出于限制的意义，并且本专利的范围仅由所附权利要求书连同授予这些权利要求的全范围的等效技术方案所限定。
本发明的一个实施例示出了具有用于提供改进的偏压的差分放大器的二叠层ESD箝位电路。更具体地，该ESD箝位电路包括分压器、差分放大器、电压跟随器、控制电路和渗漏电路。差分放大器能够通过负反馈设置电压跟随器两端所需的压降。于是，差分放大器的增益就趋于提升电压跟随器的输入直到差分放大器的两输入处于相同电位。
本专利的一个可选实施例示出了具有用于提供改进的偏压的差分放大器的多叠层ESD箝位电路。
本专利的又一个实施例示出了具有连接箝位电路的电流渗漏电路内的第一晶体管器件的漏极与该电流渗漏电路内的第二晶体管器件的栅极的电阻器，其中该电阻器允许降低该第二晶体管漏极上的电流负载。
本专利的另一个实施例示出了具有连接箝位电路的电流渗漏电路内的第一晶体管器件的漏极与该电流渗漏电路内的第二晶体管器件的栅极的旁路FET，其中该旁路FET允许降低该第二晶体管漏极上的电流负载。
本专利的再一个实施例示出了具有连接箝位电路的电流渗漏电路内的第一晶体管器件的漏极与该电流渗漏电路内的第二晶体管器件的栅极的栅极接地p沟道FET，其中该p沟道FET允许降低该电流渗漏电路内的第二晶体管漏极上的电流负载。
现参考附图，图4示出了带有改进的偏压生成的示例性二叠层箝位电路100的框图。箝位电路100包括经由差分放大器104连接至电压跟随器106的分压器102，而该电压跟随器106又连接至控制电流渗漏器件110的控制器电路108。在图5中更详细地示出了该二叠层箝位电路100的具体实现。
具体参见图5，分压器102是包括串联晶体管112至122的低漏电流分压器，，并且经由旁栅晶体管124连接至电压源。分压器102在偏置点126处为差分放大器104提供基准或偏置电压。
差分放大器104包括晶体管130至138。差分放大器104趋于提升对电压跟随器106的输入，直到对晶体管134和136的输入处于同一电位。于是，差分放大器104就通过负反馈设置电压跟随器106两端的所需的压降。通常，分压器102和电压跟随器106仅要求小量的漏电流，因此为了将箝位电路100的总流耗保持在较小的量，就有必要将差分放大器104的流耗也保持在低水平。
二叠层箝位电路100通过将晶体管138的栅极偏置在低电压处来实现通过差分放大器104的低水平电流。在晶体管138栅极处的低偏压可以从分压器102的晶体管112至122提供的各节点中的任何一个获取。为确保由栅极漏电流引起的晶体管138内的负载不会扰乱由分压器102提供的电压基准，晶体管138的尺寸可以做得相对较小。通过差分放大器104的较低的电流量也降低了差分放大器104的速度。此外，差分放大器104仅需要提供DC电压基准，因此通常可以不考虑差分放大器104开关速度的下降。然而，差分放大器104的增益影响由差分放大器104提供的电压基准的精度，因此，差分放大器104的增益是优化的主要目标。通过各种仿真，已示出可以在与箝位电路100的总箝位漏电流相比更小的水平处实现对差分放大器104的可接受增益水平。
由于差分放大器104的使用，使得偏压发生器的电流驱动有着极宽的范围，通常比上述图2和图3中公开的传统箝位电路要宽得多。当电压跟随器106输出处的负载过大时，例如在超负荷(burn-in)条件下，电压跟随器106的输入电压可以浮动到与差分放大器104可以允许的输出一样高。另一方面，在诸如低温或缓慢的工艺拐角等导致低漏电流的条件下，电压跟随器106的输入电压也可以浮动回到较低的水平。电压跟随器106的输入电压的这一灵活性是使用差分放大器104的结果。图2和图3中的传统箝位电路无法提供这一灵活性。于是，对差分放大器104的使用就允许箝位电路100在不同范围的工作条件下提供精确的电压基准。
电压跟随器106由晶体管140至144组成，并且经由可变电阻器148连接至电源146。而控制器108由多个晶体管150至164和电阻器(图5中未示出)组成。最后，电流渗漏器件110包括晶体管170和172。差分放大器104、电压跟随器106和控制器108的设计对本领域的普通技术人员来说是公知的，因而在此就不做进一步的讨论。
为了确保添加差分放大器104不会对箝位电路100的功能产生负面影响，确信电压跟随器晶体管140在中间节点180上施加基准电压的趋势不会胜过控制器晶体管164接通ESD箝位电路110的晶体管172的能力是很重要的。这可以通过使得电压跟随器晶体管140的沟道宽度相比控制器晶体管164的沟道宽度较小来实现，这样控制器晶体管164就始终能接通电流渗漏器件晶体管172。结果，在稳定状态和正常工作期间，控制器晶体管164截止，而电压跟随器晶体管142在控制之下。
用于在ESD事件期间降低电压跟随器晶体管140的强度的一种可选解决方案是在分压器102顶部使用旁栅晶体管124，该晶体管可以在ESD事件期间截止以降低差分放大器晶体管136上的栅极电压。箝位电路100的另一个实施例可以具有连接在差分放大器晶体管136和地之间的电容器，使得差分放大器晶体管136的栅极电压在整个ESD事件中都保持为低。
在以上讨论的多个实施例的每一个中，要求以上的任何改变都不会在ESD期间影响箝位电路100的性能。图5中示出的用于箝位电路100的实施例的仿真结果在图6所示的图表200中示出。具体地，图表200描绘了用于带有差分放大器的箝位电路(已修改箝位电路)和不带差分放大器的箝位电路(未修改箝位电路)的箝位电压和箝位电流之间的关系。如可从图表200中所见到的，带有差分放大器104的箝位电路100的性能与不带差分放大器的箝位电路相比没有劣化。
在各种工作条件下包括中间节点180处电压、箝位电路100的氧化物寿命和用于箝位电路100的漏电流数据的仿真结果明确地示出了箝位电路100在包括高压和高温条件在内的宽范围工作条件下对中间节点180处的电压有着更强的控制。例如，在电压为3.08V和温度为125℃的工作条件下，与箝位电路20和50各自的高得多的158.7mV和106mV的偏差相比，箝位电路100仅导致21.5mV的偏差。中间节点电压的更低的偏差允许更高精度地进行对箝位电路100的故障时间(time-to-failure)研究。
类似地，仿真结果还示出了除了对中间节点电压有着更好控制的这一优势之外，尽管箝位电路20和50的最差情况氧化物寿命仅有约7年，但箝位电路100的最差情况氧化物寿命则接近51年。最差情况下氧化物寿命的延长还为箝位电路100的工作提供了更宽的安全余量。
此外，即使当漏电流被高度优化因而仅有约7年寿命时，箝位电路20的漏电流也比箝位电路100要高得多。仿真结果还显示虽然箝位电路50可以给出比箝位电路100略低的箝位电流，但是箝位电路50无法满足提供精确且稳定的电压基准的关键准则。注意到，在更高温度处，箝位电路20和100之间漏电流改进的明显度降低。产生这一降低的改进是因为在更高温度处，箝位电路20的电流渗漏晶体管38和40的漏电流支配了分压器22的漏电流，而箝位电路100的晶体管170和172的漏电流则支配了分压器102的漏电流。
然而，对于诸如在实时时钟服务中工作的电池等的漏电流敏感的应用来说，通常需要让室温下的漏电流最小以满足产品规格，并且箝位电路100能够提供更大的灵活性来满足这些要求。此外，如表格1和2所示，箝位电路20和50很容易受到工艺改变的影响，而箝位电路100在此方面的敏感性较低，因而为高性能90nm工艺而设计的箝位电路100也可以用于低功率90nm工艺。另一方面，虽然为高性能90nm工艺而设计的箝位电路20可以用于低功率90nm工艺，但是在此情况下箝位电路20的分压器22在被用于诸如低功率90nm工艺等低漏电流工艺中时会被严重地过度设计。此外，增加了晶体管漏电流和/或降低了分压器内的电流驱动的工艺改变会导致箝位电路20和50的氧化物寿命缩短。与此相比，具有更强电压基准的箝位电路100在常规工艺改变中继续存在的机会要大的多。
虽然以上箝位电路100的实现使用了简单的有源负载差分放大器104作为增益元件，但是也可以使用其他能提供高增益和低漏电流的差分放大器。图7示出了连接在分压器102和电压跟随器106之间的使用互补自偏置差分放大器222的箝位电路220的示例。注意到，诸如级联放大器等的其他差分放大器也可用来提高增益。
虽然在图2、3、5和7中示出的箝位电路20、50、100和220的不同实现使用了诸如电流渗漏器件110等二叠层箝位电路，但是也可以使用多叠层电流渗漏器件来容易地生成这些箝位电路。作为一个示例，图8公开了具有三叠层电流渗漏器件242和偏压发生器244的箝位电路240，其中偏压发生器244包括共用分压器246、带有将偏压提供给三叠层电流渗漏器件242的一个叠层的第一电压跟随器250的第一差分放大器248、以及带有将偏压提供给三叠层电流渗漏器件242的另一个叠层的第二电压跟随器254的第二差分放大器252。箝位电路240还包括将第一电压跟随器250和第二电压跟随器254连接至三叠层电流渗漏器件242的控制器电路256。
对在图2、3、5、7和8中示出的箝位电路20、50、100、220和240进行的描述是参考180nm技术器件的上下文做出的。从行业中日益流行的130nm技术器件开始，栅极漏电流现象就变得明显。通常栅极漏电流可以被描述为由于晶体管器件的栅极和漏极重叠区域下会导致带-带隧道效应(band-to-band tunneling effect)的高电场而引起的晶体管器件的栅极和漏极之间的漏电流。现已显示出集成电路器件内的栅极漏电流效应在不久的将来会变得可与亚阈值漏电流相比。
鉴于这一可能性，就需要重新分析上述电路以重新考虑箝位电路的偏压发生器需要处理的栅极漏电流对电流负载的影响。例如，考虑图2中的箝位电路20，分压器22上电流负载的最大的新的增加是添加至控制器晶体管34的现有亚阈值漏电流的通过电流渗漏器件40的栅极-源极漏电流。如果晶体管34和40中每一个的栅极漏电流都与它们的亚阈值漏电流可比，则因为电流渗漏器件40相比控制器晶体管34更大的尺寸，通过电流渗漏器件40的栅极漏电流实际上会降低通过控制器晶体管34的漏电流。还存在影响电流负载的通过控制晶体管34和42的栅极漏电流，但它们与器件40的栅极漏电流相比较小，这仍然是因为电流渗漏器件40相对较大的尺寸。这些栅极漏电流的每一个都会增加分压器22的电流驱动要求，它们中的大部分都被分压器22中的器件26无效地使用。
此外，当电流渗漏器件40的栅极漏电流在较大的器件上扩散时，相同量的电流加上通过器件26的无效电流都需要通过相对较小的器件24。所得的通过器件24的电流密度可能会高到足以要求分压器22的设计人员考虑电迁移和其他长期稳定性问题。电流渗漏器件40的高栅极漏电流连同控制器晶体管34和42的栅极漏电流对诸如分压器22等简单分压器施加了极大的压力。因此，就需要如图5所示的分压器102的更强的电压基准。
虽然存在流经电流渗漏晶体管40的大量栅极-漏极电流，但是也存在流经电流渗漏晶体管38的类似量的栅极-漏极电流。于是，电流渗漏晶体管40的漏极就不仅支持电流渗漏晶体管40的亚阈值漏电流，还支持两剂量的栅极-漏极漏电流，即电流渗漏晶体管38和电流渗漏晶体管40的栅极-漏极漏电流。于是，如果能够将电流渗漏晶体管38的栅极-漏极漏电流导入电流渗漏晶体管40的栅极，则电流渗漏晶体管40的漏极就仅需要支持一剂量的栅极-漏极漏电流的亚阈值漏电流，即电流渗漏晶体管40的栅极-漏极漏电流。在实践中可以通过将电阻器或旁路FET连接在电流渗漏晶体管38的漏极和电流渗漏晶体管40的栅极之间来实现。
图9示出了带有分压器272、差分放大器274、电压跟随器276、控制电路278和电流渗漏器件280的箝位电路270的一种替换实现，其中电流渗漏器件280包括电流渗漏晶体管282和电流渗漏晶体管284，其中电阻器286连接在电流渗漏晶体管282的漏极和电流渗漏晶体管284的栅极之间。电阻器286允许将电流渗漏晶体管282的栅极-漏极漏电流导向电流渗漏晶体管284的栅极，这就降低了电流渗漏晶体管284漏极上的电流负载。
图10示出了带有分压器302、差分放大器304、电压跟随器306、控制电路308和电流渗漏器件310的箝位电路300的一种替换实现，其中电流渗漏器件310包括电流渗漏晶体管312和电流渗漏晶体管314，而旁路FET316连接在电流渗漏晶体管312的漏极和电流渗漏晶体管314的栅极之间。旁路FET316允许将电流渗漏晶体管312的栅极-漏极漏电流导向电流渗漏晶体管314的栅极，这就降低了电流渗漏晶体管314漏极上的电流负载。
图11示出了带有分压器332、差分放大器334、电压跟随器336、控制电路338和电流渗漏器件340的箝位电路300的一种替换实现，其中电流渗漏器件340包括电流渗漏晶体管342和电流渗漏晶体管344。箝位电路330具有连接在电流渗漏晶体管342的漏极和电流渗漏晶体管344的栅极之间的p沟道FET346，其中p沟道FET346的栅极可以连接至控制器晶体管348的漏极或接地。p沟道FET346允许将电流渗漏晶体管342的栅极-漏极漏电流导向电流渗漏晶体管344的栅极，这就降低了电流渗漏晶体管344漏极上的电流负载。
在箝位电路300中使用的n沟道器件316在快速返回(snap-back)期间容易毁坏或陷入高电流状态。与此相比，当使用如箝位电路330内的栅极接地的p沟道FET346时，应该以比控制器晶体管348弱得多的方式设置栅极接地的p沟道FET346。这确保了当所得的箝位电路在ESD模式下工作时控制器晶体管348能胜过栅极接地的p沟道FET346。另一方面，当采用如箝位电路300中的n沟道器件316时，该器件在ESD事件期间能够被截止，这就允许使用任意强度的n沟道器件。
如通过箝位电路270、300和330示出的用于解决栅极-漏极漏电流问题的各种解决方案还提供了降低各自的偏压发生器272、302和332上的负载的非常受欢迎的益处。这是分别经由电流渗漏晶体管282、312和342而非经由这些箝位电路各自的电压基准来提供电流渗漏晶体管284、314和344的栅极漏电流的结果。
上述解决方案一般是针对栅极漏电流来优化的，使得流经电流渗漏晶体管282、312和342的全部量的栅极漏电流都分别转向电流渗漏晶体管284、314和344的栅极。然而，因为电流渗漏晶体管284、314和344的栅极-源极电压由于体效应而不是零，所以如果对282和284、312和314以及342和344中的每一对都被包含在同一阱中，那么就有可能将多于优化电流的电流转向电流渗漏晶体管284、314和344。结果，电流渗漏晶体管284、314和344的栅极漏电流的减小和亚阈值漏电流的增大导致过冲(overshooting)，并且取决于所使用的技术的栅极漏电流和亚阈值漏电流之比，以上的技术方案可能会也可能不会导致电流节省。尽管如此，上述降低电压基准272、302和332上的负载的益处仍然存在。
在其中对282和284、312和314以及342和344中的每一对都被包含在不同的阱中且成批短接至每个电流渗漏晶体管源极的一个替换情形中，当电流渗漏晶体管274、304和334的栅极-源极电压为零时，亚阈值漏电流将变得最小。在此情形中，上述解决方案仅对电路270、300和330有有益的效果。
仿真结果已经示出如图10所示添加旁路FET316能够大幅降低电压基准302上的电流负载。这是因为旁路FET316提供了大部分流经电流渗漏器件314的栅极电流。
虽然在箝位电路300中并入旁路FET316或在箝位电路270中并入电阻器286的最强理由在于对各箝位电路300和270的电压基准来说增加的精确性和降低的可靠性，但是这些改变也会导致总电流的下降。例如，仿真结果已经示出了使用旁路FET316所导致的箝位电路300中总电流降低大小在约30％的数量级上。
如先前所讨论的，虽然以上箝位电路270、300和330的实现被示为使用二叠层电流渗漏器件280、310和340，但是这些箝位电路也可以使用多叠层电流渗漏器件来实现。图12示出了用类似于在箝位电路300中所采用的负载降低技术、使用三叠层电流渗漏器件374的箝位电路360的实现。更具体地，箝位电路360采用提供一组电压基准的分压器362、差分放大器364和366、电压跟随器368和370、控制电路372、以及三叠层电流渗漏器件374。三叠层电流渗漏器件374包括电流渗漏晶体管376、378和380，其中第一旁路FET382连接在电流渗漏晶体管376的漏极和电流渗漏晶体管378的栅极之间，而第二旁路FET384连接在电流渗漏晶体管378的漏极和电流渗漏晶体管380的栅极之间。
因为电流渗漏晶体管376、378和380的每一个都需要其自己的栅极电流，所以不带有所提出的旁路FET器件382和384的三叠层电流渗漏器件374将需要三剂量的栅极电流，而带有旁路FET器件382和384的所提出的三叠层电流渗漏器件374仅需要一剂量的栅极电流，从而导致了总箝位负载电流的降低。正如本领域普通技术人员显而易见的，降低箝位负载电流的益处可以推广至n叠层的箝位电路，其中代替n剂量的栅极电流，在使用旁路FET器件来将前n-1个电流渗漏晶体管的漏极连接到后第n-1个电流渗漏晶体管的栅极的n叠层电流渗漏器件中就只需要一剂量的栅极电流。
虽然上文阐明了各种不同实施例的详细描述，但是应该认识到本专利的范围仅由该专利结尾处的权利要求书的内容所限定。该详细描述被解释为仅是示例性的，并且不描述每个可能的实施例，因为描述每个可能实施例即使不是不可能的也是不切实际的。使用现有技术或在本专利提交日之后开发的技术能够实现各种可选实施例，这些实施例仍落入本专利权利要求书的范围内。
因此，可以对在此描述并示出的技术方案和结构做出许多修改和变化而不背离本专利的精神和范围。因此，应该理解，在此描述的方法和装置仅是示例性的并且不限制本专利的范围。
权利要求
1.一种电源箝位电路，包括连接至电源节点的可切换电流渗漏电路，所述可切换电流渗漏电路具有多个串联耦合的晶体管；连接至所述可切换电流渗漏电路的控制节点的控制电路，所述控制电路适用于把所述控制节点耦合至地电位，使得在所述电源节点上的静电放电事件期间从所述控制节点到所述地电位的压降小于所述控制电路内的n型负载晶体管的阈值电压；连接至所述电源节点并适用于为所述控制器电路提供基准电压的分压器电路；适用于为所述分压器电路呈现低输出电阻并在所述可切换电流渗漏电路的控制节点处连接至所述控制电路的电压跟随器；以及适用于通过负反馈设置所述电压跟随器两端所需的压降的差分放大器电路。
2.如权利要求1所述的电源箝位电路，其特征在于，所述差分放大器电路是电流镜差分放大器电路。
3.如权利要求1所述的电源箝位电路，其特征在于，所述多个串联耦合的晶体管是p型互补金属氧化物半导体(CMOS)晶体管。
4.如权利要求1所述的电源箝位电路，其特征在于，所述差分放大器电路是互补自偏置差分放大器。
5.如权利要求1所述的电源箝位电路，其特征在于，所述多个串联耦合的晶体管包括第一p型渗漏晶体管和第二p型渗漏晶体管，且所述第一p型渗漏晶体管的源极连接至所述电源节点，所述第一p型渗漏晶体管的漏极连接至所述第二p型渗漏晶体管的源极，所述第二p型渗漏晶体管的漏极接地并且所述第二p型渗漏晶体管的栅极是所述可切换电流渗漏电路的控制节点。
6.如权利要求5所述的电源箝位电路，其特征在于，所述第一p型渗漏晶体管的漏极经由一电阻器连接至所述第二p型渗漏晶体管的栅极。
7.如权利要求5所述的电源箝位电路，其特征在于，所述第一p型渗漏晶体管的漏极经由一旁路FET连接至所述第二p型渗漏晶体管的栅极，且所述旁路FET的栅极连接至所述第一p型渗漏晶体管的栅极。
8.如权利要求5所述的电源箝位电路，其特征在于，所述第一p型渗漏晶体管的漏极经由一p型栅极接地晶体管连接至所述第二p型渗漏晶体管的栅极。
9.如权利要求1所述的电源箝位电路，其特征在于，所述差分放大器电路接收来自所述分压器电路的第一输入以及来自所述电压跟随器电路的第二输入，并且其中所述差分放大器适用于以使对所述差分放大器的所述第一输入和所述第二输入处于相同的电位的方式抬高对所述电压跟随器的输入电压。
10.如权利要求1所述的电源箝位电路，其特征在于，所述多个串联耦合的晶体管包括第一p型渗漏晶体管、第二p型渗漏晶体管和第三p型渗漏晶体管，并且其中所述第一p型渗漏晶体管的源极连接至所述电源节点，所述第一p型渗漏晶体管的漏极连接至所述第二p型渗漏晶体管的源极，所述第二p型渗漏晶体管的漏极连接至所述第三p型渗漏晶体管的源极，所述第三p型渗漏晶体管的漏极接地并且所述第三p型渗漏晶体管的栅极连接至所述控制节点。
11.如权利要求10所述的电源箝位电路，其特征在于，所述电压跟随器电路包括连接在所述电源节点和所述控制节点之间的第一电压跟随器电路、以及连接在所述控制节点和地之间的第二电压跟随器电路，并且其中，所述差分放大器电路包括在所述第一电压跟随器电路两端设置第一所需压降的第一差分放大器电路、以及在所述第二电压跟随器电路两端设置第二所需压降的第二差分放大器电路。
12.如权利要求11所述的电源箝位电路，其特征在于，所述第一差分放大器电路和所述第二差分放大器电路是电流镜差分放大器电路。
13.如权利要求11所述的电源箝位电路，其特征在于，所述第一p型渗漏晶体管的漏极经由第一旁路FET连接至所述第二p型渗漏晶体管的栅极，并且所述第二p型渗漏晶体管的漏极经由第二旁路FET连接至所述第三p型渗漏晶体管的栅极，并且其中，所述第一旁路FET的栅极连接至所述第一p型渗漏晶体管的栅极，而所述第二旁路FET的栅极连接至所述第二p型渗漏晶体管的栅极。
14.如权利要求11所述的电源箝位电路，其特征在于，所述第一p型渗漏晶体管的漏极经由第一电阻器连接至所述第二p型渗漏晶体管的栅极，并且所述第二p型渗漏晶体管的漏极经由第二电阻器连接至所述第三p型渗漏晶体管的栅极。
15.一种集成电路组件，包括连接在电源节点和地节点之间的集成电路；以及连接在所述电源节点和所述地节点之间的静电放电(ESD)保护器件，其中所述ESD保护器件包括连接至所述电源节点的可切换电流渗漏电路，所述可切换电流渗漏电路具有多个串联耦合的晶体管；连接至所述可切换电流渗漏电路的控制节点的控制电路，所述控制电路适用于把所述控制节点耦合至地电位，使得在所述电源节点上的静电放电事件期间从所述控制节点到所述地电位的压降小于所述控制电路内的n型负载晶体管的阈值电压；连接至所述电源节点来为所述控制器电路提供基准电压的分压器电路；为所述分压器电路呈现低输出电阻并在所述可切换电流渗漏电路的控制节点处连接至所述控制电路的电压跟随器；以及通过负反馈设置所述电压跟随器两端所需的压降的差分放大器电路。
16.如权利要求15所述的集成电路组件，其特征在于，所述差分放大器电路是互补自偏置差分放大器。
17.如权利要求15所述的集成电路组件，其特征在于，所述可切换电流渗漏电路包括第一p型渗漏晶体管和第二p型渗漏晶体管，且所述第一p型渗漏晶体管的源极连接至所述电源节点，所述第一p型渗漏晶体管的漏极连接至所述第二p型渗漏晶体管的源极，所述第二p型渗漏晶体管的漏极接地并且所述第二p型渗漏晶体管的栅极是所述可切换电流渗漏电路的控制节点，并且其中所述可切换形渗漏电路适用于经由所述第二p型渗漏晶体管的栅极为所述第一p型渗漏晶体管的漏极栅极漏电流提供电流泄漏机制。
18.如权利要求17所述的集成电路组件，其特征在于，所述电流泄漏机制是(1)电阻器，(2)旁路FET以及(3)栅极接地p沟道FET中的一种。
19.如权利要求15所述的集成电路组件，其特征在于，所述可切换电流渗漏电路包括三个p型渗漏晶体管，所述电压跟随器电路包括连接在所述电源节点和所述控制节点之间的第一电压跟随器电路、以及连接在所述控制节点和地之间的第二电压跟随器电路，并且其中所述差分放大器电路包括设置所述第一电压跟随器电路两端的第一所需压降的第一差分放大器电路、以及设置所述第二电压跟随器电路两端的第二所需压降的第二差分放大器电路。
20.一种通过经由连接至电源节点的可切换电流渗漏电路在所述电源节点和地节点之间泄漏电流来为连接在所述电源节点和所述地节点之间的集成电路提供静电放电(ESD)保护的方法，所述可切换电流渗漏电路具有多个串联耦合的晶体管，其中在所述电源节点和所述地节点之间泄漏电流包括在ESD事件期间将所述可切换电流渗漏电路内的控制节点耦合至地电位；使用分压器电路在所述电源节点和所述接地节点之间分压来为所述控制电路提供基准电压电位；通过使用电压跟随器电路来为所述分压器电路呈现低电压输出电阻；以及通过使用差分放大器电路来设置所述电压跟随器电路两端的所需的压降。
21.如权利要求20所述的方法，其特征在于，还包括经由连接在所述可切换电流渗漏电路内的多个晶体管中的一个的漏极和所述多个晶体管中的另一个的栅极之间的电阻器把栅极漏电流从所述多个晶体管中的所述一个的漏极泄漏至所述多个晶体管中的所述另一个的栅极。
22.如权利要求20所述的方法，其特征在于，设置所述电压跟随器电路两端的所需压降包括通过所述差分放大器电路为所述电压跟随器电路提供负反馈。
23.如权利要求22所述的方法，其特征在于，为所述电压跟随器电路提供负反馈包括提升对所述电压跟随器电路的输入，直到所述差分放大器电路的两个输入处于同一电位。
24.如权利要求1所述的电源箝位电路，其特征在于，所述多个串联耦合的晶体管是n型互补金属氧化物半导体(CMOS)晶体管。
25.如权利要求1所述的电源箝位电路，其特征在于，所述多个串联耦合的晶体管包括第一n型渗漏晶体管和第二n型渗漏晶体管，且所述第一n型渗漏晶体管的漏极连接至所述电源节点，所述第一n型渗漏晶体管的源极连接至所述第二n型渗漏晶体管的漏极，所述第二n型渗漏晶体管的源极接地，并且所述第二n型渗漏晶体管的栅极是所述可切换电流渗漏电路的控制节点。
26.如权利要求25所述的电源箝位电路，其特征在于，所述第一n型渗漏晶体管的栅极经由一电阻器连接至所述第二n型渗漏晶体管的漏极。
27.如权利要求25所述的电源箝位电路，其特征在于，所述第一n型渗漏晶体管的栅极经由一旁路FET连接至所述第二n型渗漏晶体管的漏极，且所述旁路FET的栅极连接至所述第二n型渗漏晶体管的栅极。
28.如权利要求25所述的电源箝位电路，其特征在于，所述第一n型渗漏晶体管的栅极经由一n型晶体管连接至所述第二n型渗漏晶体管的漏极，其中所述n型晶体管的栅极连接至所述电源。
全文摘要
提供了一种用于提供静电放电(ESD)保护以增强高级亚微米工艺的性能的多叠层电源箝位电路。该箝位电路包括带有低漏电流和高电流驱动容量的偏压发生器，以及通过降低的栅极漏电流来减轻该偏压发生器上的电流负载的装置。该偏压发生器包括差分放大器。该多叠层箝位电路在新的工艺技术中提供了带有优化的漏电流、降低的对工作条件的敏感性、以及增加的栅极电流容限的耐压ESD保护。
文档编号H01L27/02GK1981379SQ200580022641
公开日2007年6月13日 申请日期2005年9月29日 优先权日2004年9月30日
发明者T·马洛尼, S·普恩 申请人:英特尔公司