专利名称：存储器阵列的接触方案及其制造方法
技术领域：
本发明涉及非易失性半导体存储装置领域，更具体而言，涉及一种具有浮栅电极的闪存单元NAND阵列的闪存装置及其制造方法。
背景技术：
已知通过晶体管结构形成非易失性闪存单元，该晶体管结构包括位于源极和漏极之间的被控制栅电极控制的沟道，以及作为存储装置提供的浮栅电极。例如，Y.-S.Yim等在IEDM2003，会议34.1中发表的“70nm NAND Flash Technology with 0.025μm2Cell Sizefor 4 Gb Flash Memory”中描述了具有浮栅存储单元的闪存NAND阵列。
更具体而言，每个闪存单元包括半导体材料的晶体管体区，它被浅沟槽隔离(STI)的电绝缘材料限制在两个相对的面中。晶体管体区的上表面是平的，并覆盖有作为隧道氧化物提供的电介质材料。隧道氧化物上面，排列有导电材料制成的浮栅电极，它被电介质材料环绕因此完全电学绝缘。控制栅电极布置在浮栅电极上，并通过浮栅和控制栅电极之间的耦合电介质层与浮栅电极电容性耦合。栅间耦合电介质层一般由氧化物-氮化物-氧化物(ONO)结构制成，分别包括第一氧化硅、第二氮化硅和第三氧化硅层.例如闪存单元的编程或擦除可以基于穿过浮栅电极和半导体体区之间的隧道氧化物层的Fowler-Nordheim隧穿。
典型的闪存单元NAND阵列中，控制栅线(或字线)形成或接触横跨STI的闪存单元的控制栅电极。而且，位线布置在控制栅线上，与其隔离，并与和半导体衬底有源区域电接触的STI(横穿控制栅线)平行对准。
现在参考图1，示出了典型的NAND型闪存单元阵列的示意性顶视图，其中闪存单元排列成行和列。每个NAND串在位线接触BC和沿x方向分布的公共地(源)线SL之间互连，每个NAND串包括多个(一般32个)存储单元的串联连接以及两个选择晶体管。横跨沿y方向分布且定义列的位线，布置有多个字线WL以及两个选择晶体管线，即，源线端选择晶体管线SSL和位线端选择晶体管线BLS，它们沿x方向分布并定义了行，其中存储单元控制栅电极与字线相连，选择晶体管控制栅电极与选择晶体管线相连。在相邻位线之间，可以定义位线节距F。
参考图2，示出了图1的常规NAND存储单元阵列的部分示意性剖面图，该部分是沿图1的线I-I(x方向)的剖面图。在其典型制造方法中，在提供有被浅沟槽隔离2分离的有源结构的半导体衬底1(或体区)上，在衬底的上表面上淀积隧道氧化物层6，接着在隧道氧化物层6上淀积浮栅层。然后，使用常规光刻步骤构造和刻蚀浮栅层以制作与将被制作的位线平行对准的浮栅线。一般地，浮栅线仅在将被制作的存储单元的区域中结构化，因此基于下面的事实保留将被制作的选择晶体管线和源线的区域中的浮栅层不被结构化在常规工艺中浮栅电极层用于制作选择晶体管控制栅电极，然而，它不需要干扰将要在横穿浮栅线的方向中分布的选择晶体管线。在浮栅线和浮栅层没有结构化的剩余部分上淀积耦合电介质层7之后，接着淀积字线层，该字线层被结构化以制作在横穿浮栅线的方向中分布的字线。结构化该字线，执行刻蚀由此产生隔离的浮栅电极。而且，结构化浮栅层的仍未结构化的区域以制作选择晶体管线，并允许稍后制作源线。源线一般通过填充多晶硅到平坦化的中间层电介质的凹槽中的分离步骤中制作。因此，参考图2，在常规工艺中源线端选择晶体管线SSL在隧道氧化物层6上制作，字线层外的“字线”(没有任何功能)在耦合电介质层7上制作。然后，形成金属线5，通过提供电接触3该金属线与SSL电接触。为了抑制基于电容性耦合的不利影响，通常电学连接金属线5到导线“WL”。
因此，在浮栅线层中制作的选择晶体管线一般由多晶硅组成，因此具有不需要的高电阻率。很明显，使用常规工艺步骤，不可能和在字线的情况中那样通过在多晶硅上淀积金属层例如WSi来减少其电阻率。
发明内容
本发明的实施例提供了一种制作存储装置的方法和一种存储装置。一个实施例中，本发明提供一种制作存储装置的方法。该方法包括提供衬底，该衬底具有在其主表面淀积的隧道层，并具有布置在所述隧道层上的沿第一方向分布的第一导线；在所述第一导线上淀积一层电介质材料；淀积控制栅层；将所述第一导线图形化以制造栅叠层；在所述栅叠层之间淀积电介质材料；部分去除所述栅叠层以暴露将被制作的选择晶体管线区域中的浮栅电极，制成沿第二方向分布的选择晶体管线凹槽；以及用导电材料填充所述选择晶体管线凹槽以制成所述选择晶体管线。
附图提供了本发明进一步的理解，附图包含在说明书中并组成了该说明书的一部分。附图示出了本发明的实施例，并且结合说明书用于解释本发明的原理。本发明的其他实施例和很多本发明的优势通过参考下面的详细描述将得到更好的理解。附图的元件不必彼此成比例。相似的附图标记指示了相应的相似部分。
图1示出了NAND型闪存单元阵列的示意性顶视图。
图2是沿图1的线I-I的图1的NAND存储单元阵列的部分示意性剖面图。
图3A-3D的示意性剖面图是根据本发明的第一实施例制造NAND存储单元阵列中的随后中间产物，该部分取自沿图1的线II-II的部分。
图4A到4F的示意性剖面图是根据本发明的第二实施例制造NAND存储单元阵列中的随后中间产物，该部分取自沿图1的线II-II的部分。
具体实施例方式
下面的详述中，将参考附图，附图构成了说明书的一部分，该附图以阐述可以实施本发明的特定实施例的方式示出。在这点上，诸如“顶”、“底”、“前”、“后”、“前端”、“后面”等这样的方向术语用于关于所描述的图的方位。因为本发明实施例的部件可以放置在不同的方位，方向术语是用于阐述而不是限制目的。应当理解可以实现其它实施例，可以不偏离本发明的范围做出结构或逻辑上的改变。因此下面的详述没有限制意思，本发明的范围由所附权利要求书限定。
综上所述，本发明提供一种制作NAND闪存单元阵列的方法，和常规选择晶体管线和源线相比，它的选择晶体管线和源线的电阻率减小。
根据本发明的一个实施例，给出了一种制作闪存装置的方法，该装置包括具有浮栅电极的存储单元的NAND阵列，其中提供半导体材料的衬底(或体区)，该衬底具有在其上表面淀积的作为隧道氧化物层提供的电介质材料层，并具有布置在隧道氧化物层上的沿第一方向分布的导电材料的第一导线，该第一导线优选地以自对准的方式制作。这种方法中，在第一导线上淀积作为耦合电介质层提供的一层电介质材料。而且，淀积作为控制栅层提供的一层导电材料，且在横穿第一方向的第二方向中图形化该导电材料，用以制作仅在将被制作的存储晶体管和选择晶体管的区域中的第二导线。从而图形化控制栅层用来图形化第一导线以制作栅叠层。然后，在栅叠层之间形成电介质材料。此后，部分去除栅叠层以暴露将被制作的选择晶体管线的区域中的浮栅电极，制作沿第二方向分布的选择晶体管线凹槽。然后用导电的、特别是金属材料填充选择晶体管线凹槽以制作选择晶体管线。
上述根据本发明的第一实施例的方法中，为了准备源线，可以选择性地暴露将被制作的源线区域中的衬底以制作沿第二方向分布的源线凹槽，接着用导电的、特别是金属材料填充源线凹槽以制成源线。
在上述根据本发明的第一实施例的方法中，为了准备位线接触，可以选择性地暴露将被制作的位线接触区域中的衬底以制作位线凹槽，接着在位线凹槽中填充导电的、特别是金属材料以制作位线接触。
在上述根据本发明的第一实施例的方法中，选择晶体管线凹槽和源线凹槽可以在相同的步骤或不同的步骤中填充导电材料。
根据本发明的第二实施例，给出了一种制作闪存装置的方法，该装置包括具有浮栅电极的存储单元的NAND阵列，其中提供半导体材料的衬底(或体区)，该衬底具有在其上表面淀积的作为隧道氧化物层提供的电介质材料层，并具有布置在隧道氧化物层上的沿第一方向分布的导电材料的第一导线，该第一导线优选地以自对准的方式制作。这种方法中，在第一导线上淀积作为耦合电介质层提供的一层电介质材料。而且，淀积一层作为控制栅层提供的导电材料，且在横穿第一方向的第二方向中图形化该导电材料，用以制作仅在将被制作的存储晶体管、选择晶体管和源线的区域中的第二导线。从而通过图形化控制栅层用来图形化第一导线以制作栅叠层。然后，在栅叠层之间形成电介质材料。此后，部分去除栅叠层以暴露将被制作的选择晶体管线和源线的区域中的浮栅电极，分别制作沿第二方向分布的选择晶体管线凹槽和第一源线凹槽。此后，完全去除栅叠层以暴露仅在将被制作的源线区域中的衬底，制作沿第二方向分布的第二源线凹槽。然后使用导电的、特别是金属材料分别填充选择晶体管线凹槽和第二源线凹槽以分别制作选择晶体管线和源线。
在上述根据本发明的第二实施例的方法中，为了准备位线接触，可以选择性地暴露将被制作的位线接触区域中的衬底以制作位线凹槽，接着用导电的、特别是金属材料填充位线凹槽以制作位线接触。
根据本发明的第三实施例，给出了一种制作闪存装置的方法，该装置包括具有浮栅电极的存储单元的NAND阵列，其中提供半导体材料的衬底(或体区)，该衬底具有在其上表面淀积的作为隧道氧化物层提供的电介质材料层，并具有布置在隧道氧化物层上的沿第一方向分布的导电材料的第一导线，该第一导线优选地以自对准的方式制作。这种方法中，第一导线上淀积作为耦合电介质层提供的一层电介质材料。而且，淀积作为控制栅层提供的一层导电材料，且在横穿第一方向的第二方向中图形化该导电材料，以制作仅在将被制作的存储晶体管、选择晶体管、源线和位线接触的区域中的第二导线。从而通过图形化控制栅层用来图形化第一导线以制作栅叠层。然后，在栅叠层之间形成电介质材料。此后，部分去除栅叠层以暴露将被制作的选择晶体管线、源线和位线接触区域中的浮栅电极，分别制作沿第二方向分布的选择晶体管线凹槽、第一源线凹槽和第一位线接触凹槽。此后，完全去除栅叠层以暴露将被制作的源线和位线接触区域中的衬底，分别制作沿第二方向分布的第二源线凹槽和第二位线接触凹槽。然后使用导电的、特别是金属材料分别填充选择晶体管线凹槽、第二源线凹槽和第二位线接触凹槽以分别制作选择晶体管线、源线和位线接触。
上述方法中，优选地在栅叠层之间淀积电介质材料之前，向栅叠层之间的衬底注入一种或多种掺杂剂，以适当产生源/漏结、连接相邻的晶体管或调整存储晶体管的阈值电压。
上述方法中，优选地在用导电的、特别是金属材料填充选择晶体管线凹槽以制作选择线之前，向浮栅注入一种或多种掺杂剂，以便产生与浮栅材料的低欧姆接触并且适当调整选择晶体管的阈值电压。
上述方法中，优选地，在用导电的、特别是金属材料填充源线凹槽以制作源线之前，向衬底注入一种或多种掺杂剂，以便适当调节源线接触的电阻率。
本发明还涉及一种闪存装置，包括浮栅存储单元的NAND阵列，该存储单元以NAND串排列，其中每个NAND串包括浮栅存储晶体管的串联连接和至少一个对其进行选择的选择晶体管。每个NAND串在沿第一方向分布的位线和沿横穿第一方向的第二方向分布的源线之间互连。每个存储晶体管具有与沿第二方向分布的字线电接触的控制栅电极。每个选择晶体管具有控制栅电极，所述控制栅电极和选择晶体管线(与字线平行对准)电接触。根据本发明的闪存装置中，每个选择晶体管线由金属材料制成。在根据本发明的闪存装置的一个实施例中，源线也由金属材料制成。在根据本发明的闪存装置的另一个实施例中，位线接触也由金属材料制成。
现在参考图3A到3D，它们示出了根据本发明制造NAND存储单元阵列中随后中间产物的剖面图，描述了制造NAND存储单元阵列(第一实施例)的工艺。中间产物的剖视图沿着图1的线II-II，即平行对准于位线。更具体而言，图3A到3D示出了制造单个NAND串的工艺。
从图3A可以看出，根据本发明制造NAND存储单元阵列中的NAND串的第一中间产物中，在提供有源极/漏极区域8的半导体材料的衬底1上，在衬底1的主表面上淀积一层用作隧道电介质层6的电介质材料，一般是氧化物例如二氧化硅。在隧道电介质层6上，布置有多个栅叠层13，其中每个栅叠层13包括多个布置在x方向中的一般由多晶硅制成的浮栅电极9、布置在浮栅电极9上和浮栅电极9之间的耦合电介质7、在沿x方向分布的耦合电介质之上的控制栅电极线21以及在沿x方向分布的控制栅电极线上的硬膜(hard mask)线12，其中控制栅电极线21一般由两种材料组成，即一般由多晶硅制成的第一子线10和一般由金属例如W或WN制成的第二子线11。图3A中，栅叠层13由叠层间凹槽17分开。
图3A到3D的示意性剖视图中，具有附图标记20的栅叠层将用于制作单个NAND串的存储晶体管。虽然为方便起见图3A到3D中仅示出了两个栅叠层20，但本领域技术人员应当理解可以在单个NAND串中存在多于两个例如32个存储晶体管。具有附图标记18的栅叠层可以看成制造源线端选择晶体管的替代结构，具有附图标记19的栅叠层可以看成是制造位线端选择晶体管的替代结构，而栅叠层18和19夹住栅叠层20用于制作存储晶体管。
为了制作图3A的中间产物，分别在隧道电介质层6上形成与将被制作的位线平行对准的或与将被制作的字线垂直对准的y方向分布的浮栅线。
优选地以自对准方式形成浮栅线。例如，以自对准方式制作浮栅线，在提供有源区域的半导体材料的衬底上淀积焊盘(pad)氧化物层，接着在焊盘氧化物层上淀积焊盘氮化物层。在执行光刻步骤后，在与将被制作的位线平行对准的有源结构之间的衬底中刻蚀沟槽，接着用电介质材料例如二氧化硅填充该沟槽，接着对电介质材料进行化学机械抛光。然后，在沟槽之间刻蚀焊盘氮化物和焊盘氧化物层以制作用于浮栅线的凹槽(沟槽)。此后，生长隧道氧化物层，接着淀积一层导电材料，例如多晶硅，对填充的沟槽之外的导电材料进行化学机械抛光。然后例如使用湿法刻蚀去除隔离沟槽填充，暴露它们的垂直面，制作浮栅线。
如上所述制作浮栅线以后，在浮栅线上淀积一层作为栅间耦合电介质层提供的电介质材料，接着淀积由多晶硅制成的第一子层和由金属材料制成的第二子层组成的控制栅叠层。然后，在控制栅叠层上淀积硬膜层。在执行典型的光刻步骤后，刻蚀凹槽17以制作叠层13。刻蚀凹槽17导致从沿y方向分布的较早产生的浮栅线中制作了浮栅电极9。
图3A中，可选地，使用敞开的凹槽17，可以向衬底1注入一种或多种掺杂剂，包括形成源/漏结。
现在，参考图3B，在叠层13之间形成叠层间电介质14，这通过在栅叠层13上淀积/生长一层电介质材料、接着通过使用在第一硬膜12上停止的化学机械抛光进行平坦化而实现。一般地，通常，叠层间电介质14可以由氧化物、玻璃上旋涂或低k电介质组成。然后，淀积由碳组成的另一个硬膜层，并使用常规光刻步骤对其图形化，以产生第二硬膜15。图形化硬膜层制作第二硬膜15以这样的方式执行，仅在制作选择晶体管控制栅线的栅叠层18、19上制作开孔16。
图3C中，使用第二硬膜15，在栅叠层18、19中，例如使用反应离子刻蚀(RIE)以自对准方式去除第一硬膜12、包含阻隔层(图中未示出的)的金属层11以及控制栅层10，接着例如使用RIE和/或湿法刻蚀也以自对准方式去除薄的耦合电介质7以制作凹槽23(沿x方向分布的沟槽)和暴露浮栅电极9的上表面。
图3C中，此阶段，可选地，优选向浮栅电极9和/或衬底1注入一种或多种掺杂剂以产生注入区域22，以便适当调节将被制作的选择晶体管的阈值电压。更具体而言，可以以这样的方法调整选择晶体管栅电极的导电性，以微调阈值电压到合适的程度。例如，可以制作这样的选择晶体管，即正阈值电压一般是关态。此外，可以注入浅高掺杂浓度以确保浮栅电极和后续淀积的金属之间的良好欧姆接触。
然后，至少在凹槽23上使用诸如化学气相淀积和/或溅射或电镀这样的常规淀积技术，淀积例如Ti/TiN、WN/W、或Ta/TaN Cu制成的金属层，接着是在第一硬膜12上停止的平坦化，以制作与先前的浮栅电极9直接接触的、且沿x方向分布的选择晶体管控制栅线24。很明显，先前的浮栅电极9现在转换成通过金属线24直接电接触的选择晶体管的(非悬浮)控制栅电极25，这样具有相对低的电阻率。由于上述线24和20的制造技术，选择晶体管线24的结构或内建高度高于包括在栅叠层20中的字线的内建高度(参见前面所述情况)。因此线24的电阻减小。
现在参考图3D，使用常规光刻和刻蚀步骤，产生电介质材料14中的凹槽26以暴露衬底1的上表面，接着淀积直接与衬底1电接触的金属材料并对其平坦化，以填充凹槽26并产生源线27。在填充凹槽26之前，可以向衬底1注入一种或多种掺杂剂，以产生注入区域28，从而适当调整源线27的电接触电阻。
尽管刻蚀用于选择晶体管控制栅线24的凹槽23一般不同于刻蚀用于源线27的凹槽26，但可以在相同(单一)步骤中使用金属材料填充这些凹槽23、26。
淀积另一层电介质层31之后，形成位线接触孔30，由此暴露衬底1的上表面，该表面可以适当注入以产生注入区域29，以便调整将被制作的位线接触的电导率。此后，继续制作位线孔30中的位线接触和形成位线常规步骤的制作工艺。
现在参考图4A到4F，它们示出了制作NAND存储单元阵列中随后中间产物的示意性剖面图，描述了制作NAND存储单元阵列(第二实施例)的另一种工艺。和本发明的第一实施例一样，中间产物的剖视图是沿着图1的线II-II的剖视图。
为了避免不必要的重复，在本发明的第二实施例中，仅描述了与3A到3D中示出的本发明第一实施例的不同之处，其他内容请参考本发明第一实施例。
图4A中，示出了根据本发明的第二实施例制作NAND存储单元阵列中的NAND串的第一中间产物。图4A中，栅叠层20将用于制作单个NAND串(一般将制作多于两个的存储晶体管)的存储晶体管。具有附图标记18的栅叠层是用于制作源线端选择晶体管的替代结构，具有附图标记19的栅叠层用于制作位线端选择晶体管，栅叠层18、19都夹住用于制作存储晶体管的栅叠层20，具有附图标记32的栅叠层用于制作源线，附图标记33的栅叠层用于制作位线接触。图4A的中间产物可以结合图3A描述的方式制作，其中浮栅线优选地以自对准方式制作。可选地，使用凹槽17可以向衬底1中注入一种或多种掺杂剂。
现在参考图4B，在栅叠层之间形成叠层间电介质14之后，淀积硬膜层并使用常规光刻步骤对其图形化，产生具有开孔的第二硬膜34，用以暴露栅叠层18、19、32、33，它们是将制作选择晶体管控制栅线、源线和位线接触的替代结构。
然后，图4C，使用第二硬膜34，在栅叠层18、19、32、33中，例如使用反应离子刻蚀以自对准的方式去除第一硬膜12、包含阻隔层(图中未示出)的金属层11以及控制栅层10，接着使用例如RIE和/或湿法刻蚀也以自对准的方式去除薄的耦合电介质7，以产生凹槽23(沿x方向分布的沟槽)，用以暴露浮栅电极9的上表面。可选地，优选向浮栅电极9和/或衬底1注入一种或多种掺杂剂以产生注入区域22、28和29，分别用以适当调节阈值电压和调节金属到将被制作的选择晶体管的浮栅层接触电阻。
然后，图4D，在凹槽35上淀积另一硬膜层并使用常规光刻步骤对其图形化，以制作具有开孔的第三硬膜36，它暴露将要制作源线和位线接触的凹槽35。此后，例如使用RIE刻蚀凹槽37以去除浮栅电极9材料(例如多晶硅)以及薄隧道电介质层6材料(例如二氧化硅)以暴露衬底1的上表面。在此阶段，如有需要，可以执行比阈值电压调整注入具有更高注入剂量的另一个接触注入38，以选择性地分别调节源线和位线接触的电导率。
然后，图4E中，在去除第三硬膜36之后，使用诸如化学气相淀积或溅射这样的常规淀积工艺在凹槽上淀积例如Ti/TiN、WN/W或Ta/TaN Cu制成的金属层，接着是在第一硬膜12停止的平坦化，以制作直接与先前浮栅电极9电接触的选择晶体管线24，制作与衬底1的上表面例如注入区域38(尽管注入28被补偿)直接电接触的源线27，以及制作与衬底1的上表面例如注入区域38(尽管注入29被补偿)直接电接触的位线接触39。如在本发明的第一实施例中，原先的浮栅电极9这样转变成被金属线24直接电接触的选择晶体管的(非悬浮)控制栅电极25，这样具有相对低的电阻率。同样地，源线27和位线接触39也分别由金属材料制成这样具有相对低的电阻率。
现在参考图4F，继续淀积由隔离材料制成的电介质层40的阵列制作工艺，该隔离材料使用常规光刻步骤图形化以制作位线接触39上的凹槽43。然后，使用常规光刻和刻蚀步骤在电介质层40上形成y方向分布即垂直对准于选择晶体管控制栅线24的位线41，其中，在凹槽43中形成凸起42，以与位线接触39电接触。对于寻址位线接触39，可以使用双重镶嵌工艺方案。
本发明中，解决了窄间距的选择晶体管控制栅线、源线以及位线接触与NAND阵列的自对准浮栅相结合的问题。第一方法中，使用自对准浮栅层上的字线层形成选择晶体管控制栅线。在淀积和平坦化隔离物之后去除控制栅层，并代之以导电(金属)选择线材料。这样，选择线可以与自对准浮栅兼容，具有高的电导率并自对准于存储单元阵列，尤其是字线。第二实施例中，不仅选择栅极而且位线接触和源线也被相应处理。当在使用欧姆接触的选择线情况下寻址浮栅层时，在源线和位线接触的情况下，衬底必须被直接接触。这样，所有的特征有利地与位线方向自对准。因此，本发明的好处是小的地址线电阻、低电阻位线和源线存取、通过自对准和与自对准浮栅方案兼容的改善的制造方法以及按比例缩小到50nm以下。本发明中，基本原则是利用浮栅NAND阵列中的字线层并部分去除它以获得剩余地址线的自对准的、高导电属性。
尽管这里示出和描述了特定实施例，但本领域技术人员应当理解的是可以在不偏离本发明范围的情况下用各种备选和/或等效实施方案代替示出和描述的特定实施例。该申请将覆盖这里描述的实施例的任何调整或变型。因此，本发明仅受权利要求书和其等效表述的限制。
权利要求
1.一种制造存储装置的方法，包括提供衬底，该衬底具有在其主表面淀积的隧道层，并具有布置在所述隧道层上的沿第一方向分布的第一导线；在所述第一导线上淀积一层电介质材料；淀积控制栅层；将所述第一导线图形化以制造栅叠层；在所述栅叠层之间淀积电介质材料；部分去除所述栅叠层以暴露将被制作的选择晶体管线区域中的浮栅电极，制成沿第二方向分布的选择晶体管线凹槽；以及用导电材料填充所述选择晶体管线凹槽以制成所述选择晶体管线。
2.权利要求1的方法，还包括选择性地暴露将被制作的源线区域中的衬底以制造沿所述第二方向分布的源线凹槽；以及用导电的、金属材料填充所述源线凹槽以制成所述源线。
3.权利要求1的方法，还包括选择性地暴露将被制作的位线接触区域中的衬底以制造位线凹槽；以及用导电的、金属材料填充所述位线凹槽以制成所述位线接触。
4.一种制造闪存装置的方法，该闪存装置包括浮栅存储单元的NAND阵列，该方法包括提供半导体材料衬底，该衬底具有在其主表面上淀积的作为隧道电介质层提供的一层电介质材料，并具有布置在隧道氧化物层上的沿第一方向分布的导电材料的第一导线；在第一导线上淀积作为耦合电介质层提供的一层电介质材料；淀积作为控制栅层提供的导电材料；在横穿第一方向的第二方向图形化控制栅层以在将被制作的存储晶体管和选择晶体管区域中制作第二导线，由此图形化第一导线来制作栅叠层；在栅叠层之间淀积电介质材料；部分去除所述栅叠层以暴露将被制作的选择晶体管区域中的浮栅电极，制成沿第二方向分布的选择晶体管线凹槽；用导电的、金属材料填充所述选择晶体管线凹槽以制成所述选择晶体管线。
5.权利要求4的方法，还包括选择性地暴露将被制作的源线区域中的衬底以制成沿第二方向分布的源线凹槽；以及用导电的、金属材料填充所述源线凹槽以制成源线。
6.权利要求4的方法，还包括选择性地暴露将被制作的位线接触区域中的衬底以制成位线凹槽；以及用导电的、金属材料填充所述位线凹槽以制成位线接触。
7.权利要求4的方法，其中用导电材料同时填充选择晶体管线凹槽和源线凹槽。
8.权利要求4的方法，其中衬底中提供的第一导线以自对准的方式制作。
9.一种制造闪存装置的方法，该闪存装置包括用于制造选择晶体管线和源线的浮栅存储单元的NAND阵列，该方法包括提供半导体材料衬底，该衬底具有在其主表面上淀积的作为隧道电介质层提供的一层电介质材料，并具有布置在所述隧道氧化物层上的沿第一方向分布的导电材料的第一导线；在所述第一导线上淀积作为耦合电介质层提供的一层电介质材料；淀积作为控制栅层的导电材料；在横穿第一方向的第二方向中图形化控制栅层以在将被制作的存储晶体管、选择晶体管和源线区域中制作第二导线，由此图形化第一导线来制作栅叠层；在所述栅叠层之间淀积电介质层；部分去除所述栅叠层以分别暴露将被制作的选择晶体管线和源线区域中的浮栅电极，分别制作沿第二方向分布的选择晶体管线凹槽和第一源线凹槽；完全去除所述栅叠层以暴露将被制作的源线区域中的衬底，制成沿第二方向分布的第二源线凹槽；以及用导电的、金属材料填充选择晶体管线凹槽和第二源线以制成选择晶体管线和源线。
10.权利要求9的方法，还包括选择性地暴露将被制作的位线接触区域中的衬底以制成位线凹槽；用导电的、金属材料填充位线接触凹槽以制成位线接触。
11.权利要求9的方法，其中衬底中提供的第一导线以自对准的方式制作。
12.一种制造闪存装置的方法，该闪存装置包括浮栅存储单元的NAND阵列，该方法包括制作选择晶体管线、源线和位线接触，还包括提供半导体材料衬底，该衬底具有在其主表面上淀积的作为隧道电介质层提供的一层电介质材料，并具有布置在隧道氧化物层上的沿第一方向分布的导电材料的第一导线；在第一导线上淀积作为耦合电介质层提供的一层电介质材料；淀积作为控制栅层提供的导电材料；在横穿第一方向的第二方向图形化控制栅层以在将被制作的存储晶体管、选择晶体管、源线和位线接触区域中制作第二导线，由此图形化第一导线来制作栅叠层；在所述栅叠层之间淀积电介质材料；部分去除所述栅叠层以暴露将被制作的选择晶体管线、源线以及位线接触区域中的浮栅电极，制作沿第二方向分布的选择晶体管线凹槽、第一源线凹槽和第一位线接触凹槽；完全去除所述栅叠层以分别暴露将被制作的源线和位线接触区域中的衬底，分别制成沿第二方向分布的第二源线凹槽和第二位线接触凹槽；以及用导电的、特别是金属材料填充选择晶体管线凹槽、第二源线凹槽以及第二位线凹槽以分别制成选择晶体管线、源线和位线接触。
13.权利要求12的方法，其中衬底中提供的第一导线以自对准的方式制作。
14.权利要求4的方法，其中在栅叠层之间淀积电介质材料之前，包括向栅叠层之间的衬底注入一种或多种掺杂剂。
15.权利要求4的方法，其中在用导电的、金属材料填充选择晶体管线凹槽以制造选择晶体管线之前，包括向浮栅注入一种或多种掺杂剂。
16.权利要求5的方法，其中在用导电的、金属材料填充源线凹槽以制造源线之前，包括向衬底注入一种或多种掺杂剂。
17.权利要求6的方法，其中在用导电的、金属材料填充位线接触凹槽以制造位线接触之前，包括向衬底注入一种或多种掺杂剂。
18.一种闪存装置，包括浮栅存储单元的NAND阵列，该存储单元布置在NAND串中，每个NAND串包括浮栅存储晶体管的串联连接和至少一个对其进行选择的选择晶体管，所述NAND串在第一方向分布的位线和横穿所述第一方向的第二方向中分布的源线之间电互连，存储晶体管具有与第二方向分布的字线电接触的控制栅电极，选择晶体管具有与字线平行对准的选择晶体管线电接触的控制栅电极，其中所述选择晶体管线由金属材料制成，其中所述选择晶体管线的结构高度大于所述字线的结构高度。
19.权利要求18的闪存装置，其中所述源线由金属材料制成。
20.权利要求18的闪存装置，其中所述位线接触由金属材料制成。
21.一种制造闪存装置的方法，包括浮栅存储单元的NAND阵列，该存储单元布置在NAND串中，每个NAND串包括浮栅存储晶体管的串联连接和至少一个对其进行选择的选择晶体管，NAND串在第一方向分布的位线和横穿所述第一方向的第二方向中分布的源线之间电互连，存储晶体管具有与第二方向分布的字线电接触的控制栅电极，选择晶体管具有与字线平行对准的选择晶体管线电接触的控制栅电极，该方法包括提供半导体材料衬底，该衬底具有在其主表面上淀积的作为隧道电介质层提供的一层电介质材料，并具有作为布置在隧道氧化物层上沿第一方向分布的浮栅线提供的导电材料的线；淀积一层电介质材料，它作为浮栅线上的耦合电介质层提供；淀积至少一层导电材料，它作为控制栅层提供；在第二方向中图形化控制栅层以制造提供控制栅电极的字线；图形化浮栅线以制造栅叠层；在所述浮栅叠层上淀积一层电介质材料以电学隔离浮栅叠层；选择性地暴露将被制作的选择晶体管线区域中的浮栅电极，制成沿第二方向分布的选择晶体管线沟槽；选择性地暴露将被制作的源线区域中的衬底以制成沿第二方向分布的源线沟槽；用导电的、尤其是金属材料填充选择晶体管线沟槽以制成选择晶体管线；用金属材料填充源线沟槽以制成源线；至少在选择晶体管和源线上淀积一层电介质材料；以及制造位线，每个位线与至少一个NAND串电接触。
全文摘要
描述了一种制造存储装置的方法和一种存储装置。在一个实施例中，描述了一种制造存储装置的方法。该方法包括提供衬底，该衬底具有在主表面淀积的隧道层和在隧道层上沿第一方向分布的第一导线。在第一导线上淀积一层电介质材料。淀积控制栅层。图形化第一导线以制造栅叠层。在栅叠层之间淀积电介质材料。部分地去除栅叠层以暴露将被制作的选择晶体管线的区域中的浮栅电极，制成沿第二方向分布的选择晶体管线凹槽。用导电材料填充选择晶体管线凹槽以制成选择晶体管线。
文档编号H01L27/115GK1866499SQ200610073399
公开日2006年11月22日 申请日期2006年4月11日 优先权日2005年4月11日
发明者J·韦勒 申请人:英飞凌科技股份公司