专利名称：集成电路以及用于制造集成电路的方法
技术领域：
本发明涉及集成电路以及用于制造集成电路的方法。
背景技术：
在所谓的灵巧功率电路(Smart-Power-Schaltkreisen)中，使用了具有高的、例如80伏的截止电压以及较小的、几毫欧的接通电阻(Einschaltwiderstand)的DMOS晶体管。另外在灵巧功率电路中还设置了模拟和/或数字电路用于信号分析和控制。对于DMOS晶体管不但使用N型(NDMOS晶体管)而且也使用P型(PDMOS晶体管)。
发明内容
本发明的第一任务是，进一步发展具有NDMOS晶体管和PDMOS晶体管的集成电路。本发明的第二任务是，进一步发展用于制造具有NDMOS晶体管和PDMOS晶体管的集成电路的方法。
第一任务通过独立的装置权利要求的特征解决。第二任务分别通过独立的方法权利要求的特征解决。本发明的有利的进一步构型是从属权利要求的主题。
因此为了解决第一任务，根据独立的装置权利要求设置了一个集成电路。该集成电路具有带有至少一个NDMOS晶体管以及至少一个PDMOS晶体管的器件区域(Bauelementbereich)。该器件区域因此具有例如由硅构成的半导体区域，这些区域通过结构化和掺杂优选地被构造为源极半导体区域、漏极半导体区域以及被构造为本体半导体区域(Body-Halbleitergebiet)和/或被构造为漂移区。DMOS晶体管是场效应晶体管，它们例如被构造用于开关或控制对于例如大于42伏的驱动电压的负载电流。在此PDMOS晶体管具有p掺杂的源极半导体区域以及p掺杂的漏极半导体区域，而NDMOS晶体管具有n掺杂的源极半导体区域以及n掺杂的漏极半导体区域。
此外集成电路具有衬底，它通过电介质与器件区域隔离。这种与器件区域隔离的衬底也被称为SOI(绝缘体上的半导体)。
器件区域、电介质和衬底形成在PDMOS晶体管的第一区域中的第一、归一化到面积单元上的衬底电容以及在NDMOS晶体管的第二区域中的第二、归一化到该面积单元上的衬底电容。衬底电容被归一化到其上的面积单元例如为0.1μm2、1μm2或10μm2。通过该归一化，衬底电容因此决定性地取决于电介质的厚度和/或介电常数(μr)。
第一、归一化到该面积单元上的衬底电容相对于第二、归一化到该面积单元上的衬底电容被减小。
虽然有可能，通过使用具有另外的介电常数的另外的电介材料将第一衬底电容相对于第二衬底电容降低，然而在本发明的第一的特别有利的改进方案中考虑了，第一、归一化到面积单元上的衬底电容相对于第二、归一化到面积单元上的衬底电容被减小，其方式是在PDMOS晶体管的第一区域中的电介质具有相对于在NDMOS晶体管的第二区域中的电介质的第二厚度更大的第一厚度。
在该改进方案的一种有利的构型中考虑，第一区域的宽度比在该第一区域中的电介质的第一厚度大。优选的是，在此第一区域的宽度伸展越过在PDMOS晶体管的n掺杂的本体(Body)和p掺杂的漂移区之间的过渡区。
根据本发明的一种另外的变型改进方案，第一、归一化到面积单元上的衬底电容相对于第二的归一化到面积单元上的衬底电容被减小，其方式是在PDMOS晶体管的第一区域中的衬底被局部地去除。因此在该第一区域中缺少衬底，而在NDMOS晶体管的第二区域中衬底保留并且在那里有利地作为衬底电极起作用。
在这种变型改进方案的有利的构型中，第一区域是PDMOS晶体管的N槽(Wanne)和P槽的过渡区域。在施加工作电压的情况下，P槽优选地定义了漂移区，而N槽定义了本体。该本体例如可以通过高n掺杂的半导体区域连接到所期望的电位上。
根据本发明的一种优选的改进方案，在第一区域中构造多个PDMOS晶体管和/或在第二区域中构造多个NDMOS晶体管。这些PDMOS晶体管有利地在第一区域中通过特定的设计规则被局部地分组在一起。相同的也适用于NDMOS晶体管，它们有利地在第二区域中局部地被分组在一起。优选的是，第一区域被与NDMOS晶体管隔开。
该方法任务通过以下的两种发明变型方案解决。
在第一变型方案中，设计了一种用于制造集成电路的方法，其中产生衬底、与该衬底邻接的电介质以及与该电介质邻接的半导体区域。为了该产生，例如两个硅晶圆可以被彼此重叠地键合，其中至少一个晶圆作为键合表面具有二氧化硅层。所述一个晶圆的半导体区域可以紧接着被变薄。
在该半导体区域中至少构造了一个NDMOS晶体管和一个PDMOS晶体管。为了构造该晶体管，该半导体区域被结构化并且相应于晶体管的类型地被掺杂。
为了产生成电介质，它在PDMOS晶体管的第一区域中被构造得比在NDMOS晶体管的第二区域中更厚。在此，电介质的构造优选在时间上在晶体管结构的构造之前进行。
在第二变型方案中，设计了用于制造集成电路的一种方法，其中生成与衬底邻接的电介质和通过该电介质与衬底隔离的半导体区域。
在该半导体区域中，至少构造了一个NDMOS晶体管和一个PDMOS晶体管。为了构造这些晶体管，该半导体区域被结构化并且相应于晶体管的类型而被掺杂。
在PDMOS晶体管之下的第一区域中，衬底被局部地、特别通过刻蚀去除。为了局部的刻蚀，该衬底例如以一种刻蚀掩模覆盖，该掩模仅仅空出在第一区域内的衬底用于刻蚀作用。在此，该刻蚀可以在PDMOS晶体管的构造之前或之后进行。
以下，本发明借助附图在实施例中被进一步阐述。其中，示出图1集成电路的示意性俯视图，图2第一实施例的示意性的剖面图，图3第二实施例的示意性剖面图，图4在集成电路的制造的处理步骤之后的第一示意性剖面图，以及图5在集成电路的制造的处理步骤之后的第二示意性剖面图。
具体实施例方式
在图1中，在一个示意性的俯视图中示出了集成电路的多个区域200、300、400。在第一区域200中设置了多个PDMOS晶体管。在第二区域400中设置了多个NDMOS晶体管。在该第一区域200和第二区域400中设置了具有模拟和/或数字CMOS结构的第三区域300，这些结构与在集成电路中的PDMOS晶体管和/或NDMOS晶体管共同作用。这种不但具有大功率半导体(PDMOS/NDMOS)而且还具有低功率CMOS结构用于分析和控制的集成的结构也被称为灵巧功率电路。
此外在图1中示意性地示出了在第一区域200和在第二区域400中归一化的1μm2的面积单元。在图1的实施例中，不但PDMOS晶体管而且NDMOS晶体管都通过(在图1中未被示出的)电介质相对于(在图1中未被示出的)衬底被隔离。为了减小PDMOS晶体管相对于衬底的衬底电容，在PDMOS晶体管之下，在第四区域100中去除衬底。在图1的实施例中，在此，第四区域100比第一区域200大，并且完全包含该第一区域200。此外，第四区域100和具有NDMOS晶体管的第二区域400是有间隔的。在图1的实施例中，在第一区域200内的所有PDMOS晶体管被局部地设置在一起。同样所有的NDMOS晶体管被设置在第二区域400中并且通过在图1中未被示出的金属化平面与第一区域200和/或第三区域300相连接。
图2示出了一种集成电路，它具有带有NDMOS晶体管40和PDMOS晶体管20的器件区域240。此外该集成电路具有衬底60，它通过被掩埋的电介质50与器件区域240隔离。在PDMOS晶体管20的第一区域A1中，该电介质50以与在NDMOS晶体管40的第二区域A2中的电介质50的第二、较小的厚度dD2相比较大的第一厚度dD1被构造。
这种构造有利地导致在PDMOS晶体管20的第一区域A1和衬底60之间的、与在NDMOS晶体管40的第二区域A2和衬底60之间的第二、较大电容C2相比较小的、第一电容C1。衬底60优选地由硅构成。在图2的实施例中，第一区域A1是在PDMOS晶体管20的P槽24和N槽23之间的第一过渡区域。第二区域A2例如是NDMOS晶体管40的N槽44和P槽43之间的第二过渡区域。
在图2的实施例中，PDMOS晶体管20和NDMOS晶体管40通过以另外的电介质填充的沟(Graben)2040而彼此隔离。
以下简要描述PDMOS晶体管20和NDMOS晶体管40的构造。所示的构造作为PDMOS晶体管20或NDMOS晶体管40的优选的实施例被示意性地概述。
PDMOS晶体管20具有一个源极端子SP(源极)、一个栅极端子GP(栅极)以及一个漏极端子DP(漏极)。源极端子SP与高p掺杂的源极半导体区域21相连接。该源极半导体区域21通过注入而被设置在PDMOS晶体管20的N槽23内。漏极端子DP与高p掺杂的漏极半导体区域22相连接，该区域通过注入而被设置在PDMOS晶体管20的P槽24内。N槽23和P槽24在栅极氧化物25之下彼此相邻。栅极端子GP与栅极电极27相连接，该电极例如由多晶硅构造。在此栅极电极27被设置在栅极氧化物25上并且部分地设置在场氧化物(Feldoxid)26上。
NDMOS晶体管40具有一个源极端子SN(源极)、一个栅极端子GN(栅极)以及一个漏极端子DN(漏极)。源极端子SN与高n掺杂的源极半导体区域41相连接。该源极半导体区域41通过注入而被设置在NDMOS晶体管40的P槽43内。漏极端子DN与高n掺杂的漏极半导体区域42相连接，该漏极半导体区域通过注入而被设置在NDMOS晶体管40的N槽44中。P槽43和N槽44在栅极氧化物45之下彼此相邻接。栅极端子GN与栅极电极47相连接，该电极例如由多晶硅构造。在此栅极电极47被设置在栅极氧化物45上并且部分地设置在场氧化物46上。
在NDMOS晶体管40的区域A2中，被掩埋的电介质50与衬底60共同如附加的栅极电极一样起作用。被掩埋的电介质50、例如二氧化硅的厚度dD2在此影响NDMOS晶体管40的击穿电压。NDMOS晶体管40在大约500nm时具有最大的漏极侧击穿电压。而PDMOS晶体管在至少1000nm、优选的是2000nm的电介质厚度dD1时具有其最大的漏极侧击穿电压。在此NDMOS晶体管40从在漂移区中的通过硅衬底电极60而被感应(RESURF效应)的耗尽区电荷中得益。太厚的被掩埋的电介质50减弱这种正面的效应。
相反地，PDMOS晶体管20由于另外的载流子极性而不能从RESURF效应中得益。这里，耗尽区电荷的大部分在N槽23而不是在特别是在P槽24中构造的漂移区中被感应。然而在N槽23中通过衬底电极60被感应的耗尽区电荷对PDMOS晶体管20的漏极的击穿电压有有害的作用。通过在PDMOS晶体管20的情况下在第一区域A1中被掩埋的电介质50的厚度dD1的增大，在第一区域A1中的耗尽区电荷的这种作用被降低。为此，如在图2中所示，在从n掺杂的N槽23至p掺杂的P槽24的过渡区域下方，电介质50的厚度dD1被局部地增大。在该第一区域A1中，电介质50的厚度dD1优选地为至少1000nm。第一区域A1的伸展dB优选地为至少7μm。
在图4和5中示意性地示出了用于不同电介质厚度的不同制造可能性。在图4中，首先电介质500例如通过氧化或注入氧而以第一厚度dD1’以及以较小的第二厚度dD2’在衬底600上生成。从作为晶核的晶种窗760出发，无定形的硅层被结晶成为单晶硅700(c-Si)，并且这样在晶种窗760之间的电介质区域500通过单晶硅700至少部分地过生长(überwachsen)。
图5示出了一种另外的可能性。在此，再次从作为晶核起作用的晶种窗760’出发，多晶硅800通过激光束1000的局部能量输入而再结晶为单晶硅700’。电介质550的不同厚度dD1”、dD2”被事先在衬底600’上构造。
替代增大电介质厚度地可以如在图3中所示的那样，去除在第一区域A1’中位于被掩埋的电介质50’之下的衬底。因此图3示出了一种集成电路，它具有带有一个NDMOS晶体管40和一个PDMOS晶体管20的元件区域240。此外该集成电路还具有衬底60’，它通过被掩埋的电介质50’与器件区域240隔离。在PDMOS晶体管20的第一区域A1中，在PDMOS晶体管20的第一区域A1’中的衬底60’被去除。
在P槽24和N槽23之间的过渡区域中，该衬底60’优选地在宽度dR上被去除，该宽度有利地比电介质50’的厚度dD2更宽。衬底60’例如可以借助KOH刻蚀被去除。这导致硅衬底电极60’对于PDMOS晶体管20的负面影响的显著的降低。有利的是，在KOH刻蚀之前，衬底60’被薄化到200nm的厚度。
通过KOH刻蚀而在衬底60’中形成的衬底沟道70可以如在图3中所示的那样被空出，或者替代地通过一种另外的电介质被填充。到在衬底沟道70之外剩留的衬底60’的剩留(寄生)电容C11和C12在此显著小于电容C2。在其中衬底60’被去除的第一区域A1’可以与在图3中所示不同地包含更大的大小，特别是所有PDMOS晶体管(20)的底面(200，见图1)。
权利要求
1.集成电路，具有-一个具有至少一个NDMOS晶体管(40)以及至少一个PDMOS晶体管(20)的器件区域(240)，以及-一个衬底(60，60’，600，600’)，它通过一个电介质(50，50’，500，550)与该器件区域(240)隔离，其中，该器件区域(240)、该电介质(50，50’，500，550)和该衬底(60，60’，600，600’)在该PDMOS晶体管(20)的一个第一区域(A1，A1’，200)中构成一个第一、归一化到一个面积单元(μm2)上的衬底电容(C1，C11，C12)以及在该NDMOS晶体管(40)的一个第二区域(A2，400)中构成一个第二、归一化到该面积单元(μm2)上的衬底电容(C2)，并且其中，该第一、归一化到该面积单元(μm2)上的衬底电容(C1，C11，C12)相对于该第二、归一化到该面积单元(μm2)上的衬底电容(C2)被减小。
2.根据权利要求1的集成电路，其特征在于，该第一、归一化到该面积单元(μm2)上的衬底电容(C1)，相对于该第二、归一化到该面积单元(μm2)上的衬底电容(C2)，通过在该PDMOS晶体管(20)的该第一区域(A1)中的电介质(50，500，550)的、比在该NDMOS晶体管(40)的该第二区域(A2)中的电介质(50，500，550)的一个第二厚度(dD2，dD2’，dD2”)大的第一厚度(dD1，dD1’，dD1”)而被减小。
3.根据权利要求2的集成电路，其特征在于，该第一区域(A1)的宽度(dB)比在该第一区域(A1)中的电介质(50，500，550)的该第一厚度(dD1，dD1’，dD1”)大。
4.根据权利要求1的集成电路，其特征在于，该第一、归一化到该面积单元(μm2)上的衬底电容(C11，C12)相对于该第二、归一化到该面积单元(μm2)上的衬底电容(C2)被减小，其方式是在该PDMOS晶体管(20)的该第一区域(A1’)中的衬底(60’)被去除。
5.根据前述权利要求之一的集成电路，其特征在于，该第一区域(A1，A1’)是该PDMOS晶体管(20)的一个N槽(23)和一个P槽(24)的一个过渡区域。
6.根据前述权利要求之一的集成电路，其特征在于，在该第一区域(200)中构造有多个PDMOS晶体管(20)和/或在该第二区域(400)中构造有多个NDMOS晶体管。
7.根据前述权利要求之一的集成电路，其特征在于，该第一区域(A1，A1’，200)和每个NDMOS晶体管(40)是有间隔的。
8.用于制造集成电路的方法，其中-产生一个衬底(60，600，600’)、一个与该衬底(60，600，600’)邻接的电介质(50，500，550)以及一个与该电介质(50，500，550)邻接的半导体区域(700，700’，800)，-在该半导体区域(700，700，800)中构造至少一个NDMOS晶体管(40)，-在该半导体区域(700，700’，800)中构造至少一个PDMOS晶体管(20)，以及-为了产生该电介质(50，500，550)，它在该PDMOS晶体管(20)的一个第一区域(A1)中被构造得比在该NDMOS晶体管(40)的一个第二区域(A2)中厚。
9.用于制造集成电路的方法，其中-产生一个与一个衬底(60’)邻接的电介质(50’)和一个通过该电介质(50’)与该衬底(60’)隔离的半导体区域，-在该半导体区域中构造至少一个NDMOS晶体管(40)，-在该半导体区域中构造至少一个PDMOS晶体管(20)，以及-在该PDMOS晶体管之下的一个第一区域(A1’)中，该衬底(60’)被局部地、特别通过刻蚀去除。
全文摘要
集成电路，具有带有至少一个NDMOS晶体管(40)以及至少一个PDMOS晶体管(20)的器件区域(240)，以及衬底(60，60’，600，600’)，它通过电介质(50，50’，500，550)与器件区域(240)隔离，其中，器件区域(240)、电介质(50，50’，500，550)和衬底(60，60’，600，600’)在PDMOS晶体管(20)的第一区域(A
文档编号H01L21/8238GK1881589SQ20061008870
公开日2006年12月20日 申请日期2006年5月31日 优先权日2005年6月14日
发明者福尔克尔·杜德克, 米夏埃多·格拉夫, 安德烈·海德, 斯特凡·施万特斯 申请人:Atmel德国有限公司