专利名称：半导体器件的制造方法,半导体器件的评估方法和半导体器件的制作方法
技术领域：
本发明涉及一种用于评估薄膜晶体管(Thin Film Transistor之后称作TFT)特性的评估元件(之后，称作TEG(测试元件组))。此外，本发明还涉及一种TEG的制造方法、使用TEG的评估半导体器件中电特性的方法，和使用TEG评估的半导体器件。
背景技术：
因为常规的薄膜晶体管(TFT)由非晶半导体膜形成，所以不可能获得具有10cm2/V·Sec或更大的场效应迁移率的TFT。然而，由于出现了由结晶半导体膜形成的TFT，所以可获得具有高场效应迁移率的TFT。
因为由结晶半导体膜形成的TFT具有高场效应迁移率，所以通过使用TFT可同时在相同的衬底上形成各种功能的电路。例如，以前在显示器件中，在显示部上装配驱动IC等以具有驱动电路。另一方面，使用由结晶半导体膜形成的TFT能使显示部和由移位寄存器电路、电平移动电路、缓冲电路、采样电路等形成的驱动器电路设置在相同的衬底上。驱动器电路基本上通过包含N沟道TFT和P沟道TFT的CMOS形成。为了在驱动器电路中获得高的导通电流容量，必须确保充分大的导通电流。
作为提高特性的方法，有一种减小TFT寄生电阻的方法。具体地说，通过在源和漏区中提供金属硅化物来减小寄生电阻(见参考文献1日本专利申请待审公开第H10-98199号)。
在源和漏区中形成金属硅化物的情形中，在硅(Si)的杂质区表面上形成金属硅化物，并形成金属硅化物和Si的接触区域。此时，当Si的杂质区具有高阻抗时，金属硅化物和Si的接触区变为肖特基结。当形成肖特基结时，接触电阻增加了；因而降低了TFT的导通特性。为了提高导通特性，必须减小Si的阻抗并使金属硅化物和Si的接触区域形成为具有欧姆接触。
此外，有一种情形是用Si作为各种电路中的电阻器。然而，当形成金属硅化物时，在Si的整个表面上形成金属硅化物；因而阻抗变得过低。因此，具有一个问题，即当使用Si的金属硅化物作为电阻器时电路面积增加。
这里还有一种方法，用于移除其中使用Si作为电阻器的区域的Si上的金属或金属硅化物；然而，该方法具有步骤数增加的问题。
目前，正积极进行亚微米TFT的研究。然而使用金属硅化物的方法，当金属硅化物形成在源和漏区中时，很难测量Si的杂质区的阻抗。
因此，当在制造TFT中不能获得想要的导通特性时，很难检查原因是在于Si的阻抗高还是在于除了Si的充分低的阻抗以外的其他方面。
在制造TFT后，只要可以测量Si的阻抗，就可根据Si的阻抗来评估金属硅化物和Si之间的接触是否具有欧姆结。当TFT具有异常的特性时，只要可以确认该特性超出了标准值或在标准值之下就可立即执行反馈工序。
发明内容
如上所述，本发明的目的是测量具有TFT的衬底中Si杂质区的阻抗，所述TFT在源和漏区中形成有金属硅化物。此外，在杂质区中形成了金属硅化物，由此本发明的另一个目的是在没有增加步骤数的情况下制造在部分杂质区中没有形成金属硅化物的Si区域。本发明的另一个目的是通过制造TFT之后测量Si的电阻来执行反馈步骤并提高产量。
本发明人考虑了TEG，其在形成有金属硅化物的衬底中，通过改变在形成TFT的通常步骤中测量Si阻抗的TEG的结构并测量特定测量条件来测量Si的阻抗。
依照本发明的特征，一种在与形成有TFT的相同衬底上形成的半导体器件，包括具有杂质区的半导体膜；形成在半导体膜上的绝缘膜；通过在第一方向(沟道宽度方向)上间隔开距离a而在绝缘膜上的半导体膜上形成的多个电极(或被分为多个部分的电极)；形成为与电极侧壁接触的具有宽度b的绝缘体和形成在多个电极之间的区域中的绝缘体；形成在杂质区一部分表面上的硅化物层；与硅化物层连接的布线；和与电极连接的布线，其中电极之间的区域由绝缘体覆盖，其是没有硅化物层的区域。
依照本发明，在杂质区中形成金属硅化物，可在不增加步骤数的情况下制造在部分杂质区中没有形成金属硅化物的Si区域。然后，如果必要的话，因为可制造其中没有形成金属硅化物的Si的杂质区用作电阻器的电阻元件，所以可通过使用电阻元件作为电路的电阻器来减小电路面积。
依照本发明的一个特征，制造半导体器件的方法包括下述步骤形成岛状半导体膜；形成与半导体膜接触的第一绝缘膜；形成导电膜以覆盖半导体膜和第一绝缘膜；蚀刻该导电膜，从而形成与岛状半导体膜交叠并且其间插入第一绝缘膜的多个电极，且通过在第一方向上间隔开距离a而在半导体膜上形成该多个电极(或被分为多个部分的电极)；通过使用所述电极作为掩模将杂质元素添加到半导体膜中而形成杂质区；形成第二绝缘膜，从而覆盖所述电极和半导体膜；和对第二绝缘膜执行各向异性蚀刻，其中在对第二绝缘膜执行各向异性蚀刻的步骤中在每个电极的每个侧面上形成具有宽度b的绝缘体和在多个电极之间的区域中形成绝缘体，其中电极之间的距离a和形成在每个电极的每个侧面上的绝缘体的宽度b满足关系a＜2b。
依照本发明的另一个特征，制造设置有用于评估的半导体元件和薄膜晶体管的半导体器件的方法，其中半导体元件的制造工序和薄膜晶体管的制造工序都包括下述步骤形成岛状半导体膜；形成与半导体膜接触的第一绝缘膜；形成导电膜，从而覆盖半导体膜和第一绝缘膜；蚀刻该导电膜，从而形成多个电极，该多个电极与半导体膜交叠并且其间插入第一绝缘膜；通过使用所述电极作为掩模将杂质元素添加到半导体膜中而形成杂质区；形成第二绝缘膜，从而覆盖该所述电极和半导体膜；对第二绝缘膜执行各向异性蚀刻，从而暴露部分半导体膜；在形成了与暴露半导体膜的部分接触的金属膜之后，通过热处理在暴露半导体膜的部分中形成金属硅化物层，其中在蚀刻半导体元件中的导电膜的步骤中，通过在第一方向上间隔开距离a而在半导体膜上形成所述多个电极(或被分为多个部分的电极)，其中在对第二绝缘膜执行各向异性蚀刻的步骤中在电极的每个侧面上形成具有宽度b的绝缘体，并在电极之间的区域中形成绝缘体，其中电极之间的距离a和形成在每个电极的每个侧面上的绝缘体的宽度b满足关系a＜2b。
依照本发明的另一个特征，用于根据半导体元件特性评估薄膜晶体管特性的半导体器件的评估方法，其中半导体元件的制造工序和薄膜晶体管的制造工序都包括下述步骤形成岛状半导体膜；形成与半导体膜接触的第一绝缘膜；形成导电膜，从而覆盖半导体膜和第一绝缘膜；蚀刻该导电膜，从而形成电极，该电极与半导体膜交叠并且其间插入第一绝缘膜；通过使用所述电极作为掩模将杂质元素添加到半导体膜中而形成杂质区；形成第二绝缘膜，从而覆盖所述电极和半导体膜；对第二绝缘膜执行各向异性蚀刻，从而暴露部分半导体膜；在形成了与暴露半导体膜的部分接触的金属膜之后，通过热处理在暴露半导体膜的部分中形成金属硅化物层，其中在蚀刻半导体元件中的导电膜的步骤中，通过在第一方向上间隔开距离a而在半导体膜上将所述电极分为多个部分，其中在对第二绝缘膜执行各向异性蚀刻的步骤中在电极的每个侧面上形成具有宽度b的绝缘体，并在被分为多个部分的电极之间的区域中形成绝缘体，其中电极之间的距离a和形成在每个电极的每个侧面上的绝缘体的宽度b满足关系a＜2b，其中给所述电极施加使在半导体元件电极下面的半导体膜变为非导电的电压，并通过测量半导体元件的半导体膜的阻抗获得杂质区的阻抗，其中根据杂质区的阻抗评估薄膜晶体管的特性。
依照本发明另一个特征，半导体器件包括具有杂质区的半导体膜；绝缘膜，其与半导体膜接触，并形成为暴露部分杂质区；通过在第一方向上间隔开距离a而形成的电极，该电极与半导体膜交叠且其间插入绝缘膜并在半导体膜上被分为多个部分；形成在电极每个侧面上的具有宽度b的绝缘体和形成在被分为多个部分的电极之间的区域中的绝缘体；和形成在暴露杂质区的部分中的金属硅化物层，其中电极之间的距离a和形成在电极每个侧面上的绝缘体的宽度b满足关系a＜2b。
依照本发明另一个特征，设置有半导体元件和薄膜晶体管的半导体器件，其中每个半导体元件和薄膜晶体管都包括具有杂质区的半导体膜；绝缘膜，其与半导体膜接触，并形成为暴露部分杂质区；电极，该电极与半导体膜交叠且其间插入绝缘膜；和在暴露杂质区的部分中形成的金属硅化物层，其中通过在半导体元件中的第一方向上间隔开距离a而将所述电极分为多个部分，和在电极的每个侧面上形成的具有宽度b的绝缘体以及在被分为多个部分的电极之间的区域中形成的绝缘体，其中电极之间的距离a和形成在电极的每个侧面上的绝缘体的宽度b满足关系a＜2b。
依照本发明，在杂质区中形成金属硅化物的TFT的制造工序中，在不增加步骤数的情况下可形成具有Si区域的用于评估的半导体元件，在Si区域中部分杂质区中没有形成金属硅化物。可通过使用该半导体元件用特定的测量条件进行测量，可测量Si的杂质区的电阻，很容易发现故障，并很容易执行反馈步骤。
依照本发明，在杂质区中形成了金属硅化物，可在不增加步骤数的情况下形成在部分杂质区中没有形成金属硅化物的Si区域。因此，通过使用没有形成金属硅化物的Si的杂质区作为电路的电阻元件，可很容易减小电路尺寸。
图1A到1C每个都是显示依照本发明实施例模式1的视图；图2A到2C每个都是显示依照本发明实施例模式1的视图；图3A到3C每个都是显示依照本发明实施例模式1的视图；图4A到4C每个都是显示依照本发明实施例模式1的视图；图5A到5C每个都是显示依照本发明实施例模式1的视图；图6A到6C每个都是显示依照本发明实施例模式1的视图；图7A到7E每个都是显示依照本发明实施例模式1的视图；图8A到8C每个都是显示依照本发明实施例模式1的视图；图9A到9C每个都是显示依照本发明实施例模式1的视图；图10A到10C每个都是显示依照本发明实施例模式1的视图；图11A到11E每个都是显示依照本发明实施例模式1的视图；图12是显示依照本发明实施例模式1的图表；图13A到13E每个都是显示依照本发明实施例模式2的视图；图14A到14E每个都是显示依照本发明实施例模式3的视图；图15A到15E每个都是显示依照本发明实施例模式4的视图；
图16A和16B每个都是显示依照本发明实施例模式5的图表；图17A和17B每个都是显示依照本发明实施例模式5的曲线；图18A和18B每个都是显示依照本发明实施例模式5的曲线；图19A和19B每个都是显示依照本发明实施例模式6的图表；和图20A到20E每个都是显示依照本发明实施例模式7的视图；具体实施方式
下面将参照附图解释本发明的实施例模式。然而应当很容易理解到，各种改变和修改对应于本领域熟练技术人员来说是显而易见的。因此只要这些改变和修改不脱离本发明的范围，就应当认为它们包含在这里。
此外，下面所示的实施例模式1到7可在能够的范围内任意组合。
(实施例模式1)之后，将参照图1A到1C，图2A到2C，图3A到3C，图4A到4C，图5A到5C，图6A到6C，图7A到7E，图8A到8C，图9A到9C，图10A到10C，图11A到11E和图12解释用于薄膜晶体管(TFT)的半导体元件和评估元件(TEG)的结构及其制造方法。在每个附图的图A，B和C中，图A是显示TFT制造工序的横截面图，图B是显示TEG制造工序的横截面图，图C是显示TEG制造工序的顶视图。在图A和B中，横截面具有不同的切割方式，就是说，图A显示沟道长度方向上的横截面，而图B显示沟道宽度方向的横截面(在考虑TEG作为TFT的情形中)。换句话说，图B是沿图C中的A-A’的横截面图，而图A是在与图C中的A-A’交叉的方向上的横截面图。在该实施例模式中用于半导体器件评估工序的TEG包括具有杂质区的半导体膜、与半导体膜接触的绝缘膜、与半导体膜交叠的电极并且绝缘膜插入其间，通过在第一方向上间隔开距离a而将所述电极在半导体膜上分为多个部分、和形成在电极每个侧面上的具有宽度b的绝缘体以及形成在被分为多个部分的电极之间区域中的绝缘体，其中电极间的距离a和形成在电极每个侧面上的绝缘体的宽度b满足关系a＜2b。
首先，如图1A，1B和1C中所示，在衬底111上形成100到300nm厚的基底绝缘膜112。作为衬底111，可使用绝缘衬底，如玻璃衬底、石英衬底、塑料衬底或陶瓷；金属衬底；半导体衬底等。
作为基底绝缘膜112，可以使用包含氧或氮的绝缘膜的单层结构，如氧化硅(SiOx)、氮化硅(SiNx)、包含氮的氧化硅(SiOxNy)(x＞y)(也称作氧氮化硅)、或包含氧的氮化硅(SiNxOy)(x＞y)(也称作氮氧化硅)，或使用它们的叠层结构。特别地，当关注来自衬底的污染时，优选形成基底绝缘膜。
此外，可通过由微波激发的高密度等离子体直接处理玻璃衬底的表面，所述等离子体的电子温度为2eV或更小，离子能量为5eV或更小，电子密度大约为1011到1013/cm3。为了产生等离子体，可使用径向槽天线进行微波激发的等离子体处理装置。此时，当引入氮气(N2)，或氮化物气体，如氨(NH3)，或氧化氮(N2O)时，可氮化玻璃衬底的表面。因为形成在玻璃衬底表面上的氮化物层包含作为其主要组分的氮化硅，所以氮化物层可用作从玻璃衬底侧扩散的杂质的阻挡层。通过等离子体CVD方法可在氮化物层上形成氧化硅膜或氧氮化硅膜，从而成为基底绝缘膜112。
此外，通过对氧化硅、氧氮化硅等的基底绝缘膜112的表面执行相同的等离子体处理，可对表面和从表面1到10nm的深度进行处理用于氮化。通过该氮化硅的极薄层，可形成阻挡层，该阻挡层对形成在其上的半导体层不具有应力效应。
此外，优选的是与半导体膜接触的基底绝缘膜112是具有0.01到10nm，优选1到5nm膜厚度的氮化硅膜或氮氧化硅膜。在随后的结晶步骤中，当使用其中将金属元素添加到半导体膜中的结晶方法时，有必要进行金属元素的吸气。在该情形中，当基底绝缘膜是氧化硅膜时，在氧化硅膜与半导体膜的硅膜之间的界面中，硅膜中的金属元素与氧化硅膜中的氧彼此发生反应形成金属氧化物，金属元素不太可能被吸气。因而，优选的是氧化硅膜不用于与半导体膜接触的一部分基底绝缘膜。基底绝缘膜由具有少量固定电荷的膜形成。
随后，将半导体膜形成为10到100nm厚。根据所需的TFT特性可以选择半导体膜的材料，可使用硅膜、硅锗膜和碳化硅膜中的任何一种。作为半导体膜，优选使用结晶半导体膜，其通过在形成非晶半导体膜或微晶半导体膜之后使用准分子激光器等的激光结晶方法而结晶。通过辉光放电分解硅的氢化物，如SiH4，可以获得微晶半导体膜。通过用氢气或氟的稀有气体元素稀释硅的氢化物可容易形成微晶半导体膜。
此外，还可应用利用卤素灯的快速热退火(RTA)方法或利用加热炉的结晶技术作为结晶技术。此外，还可使用下述方法，其中为非晶半导体膜添加金属元素，如镍，以添加的金属作为结晶核而进行固态生长。
然后，通过将半导体膜构图而形成岛状半导体膜113。第一绝缘膜114形成为5到50nm厚以覆盖岛状半导体膜113。第一绝缘膜与岛状半导体膜接触并用作栅极绝缘膜。
通过CVD方法或溅射方法适当地组合下述任意材料氧化硅(SiOx)、氮化硅(SiNx)、包含氮的氧化硅(SiOxNy)(x＞y)、包含氧的氮化硅(SINxOy)(x＞y)等，第一绝缘膜114可以具有叠层结构。可选择地，通过高密度等离子体的低电子温度基团，可适当组合氧化硅(SiOx)、氮化硅(SiNx)、包含氮的氧化硅(SiOxNy)(x＞y)、包含氧的氮化硅(SiNxOy)(x＞y)等中的任意材料从而具有叠层结构。在该实施例模式中，第一绝缘膜114具有SiNxOy膜和SiOxNy膜的叠层结构。在该情形中，以与上面相同的方式，通过高密度等离子体可以执行绝缘膜表面的氧化或氮化，从而具有致密的膜，所述高密度等离子体由微波激发，其电子温度是2eV或更小，离子能量为5eV或更小，电子密度为大约1011到1013/cm3。在形成第一绝缘膜114之前执行该工序。换句话说，对半导体膜113的表面执行等离子体处理。此时，衬底温度设为300到450℃并在氧化性气氛(O2，N2O等)或氮化性气氛(N2，NH3等)中执行该工序，从而可以形成与沉积在其上的绝缘膜的更好的界面。
随后，在第一绝缘膜114上形成成为电极的导电膜115。作为导电膜115，可使用铝(Al)膜、铜(Cu)膜、包含铝或铜作为主要成分的膜、铬(Cr)膜、钽(Ta)膜、氮化钽(TaNx)膜、钛(Ti)膜、钨(W)膜、氮化钨(WNx)膜、钼(Mo)膜、其中层叠了这些膜的膜叠层，如Al膜和Ta膜的叠层，Al膜和Ti膜的叠层，TaN膜和W膜的叠层等。在该实施例模式中，导电膜115是30nm厚的氮化钽(TaNx)膜和在氮化钽上370nm厚的钨(W)的膜叠层。
随后，通过使用利用光掩模的光刻技术在导电膜115上形成掩模116(图1A，1B和1C)。掩模116在TFT和TEG中具有不同的形状。尽管TFT的掩模116在第一方向(连接A-A’的方向)上在半导体膜上没有被分开，但通过在第一方向(连接A-A’的方向)上间隔开距离而将TEG的掩模116在半导体膜上分为多个部分。
随后，使用掩模116蚀刻导电膜115，从而形成电极117(图2A，2B和2C)。在该步骤中，TFT和TEG的电极117形成为具有不同的形状。通过在第一方向(连接A-A’的方向)上间隔开距离而将TEG的电极117在半导体膜上分为多个部分。另一方面，TFT的电极117在第一方向(连接A-A’的方向)上在半导体膜上没有被分开。
在该实施例模式中，通过使用掩模116，将用于形成导电膜115的钨(W)进行蚀刻，其是30nm厚的氮化钽(TaNx)和370nm厚的钨(W)的膜叠层。在第一蚀刻时，优选在相对于30nm厚的氮化钽(TaNx)具有高选择性的蚀刻条件下进行蚀刻。在第一蚀刻时，作为蚀刻气体，可使用CF4、Cl2和O2的混合气体，混合比率为CF4/Cl2/O2＝60/50/45sccm。通过在0.67Pa的压力下为线圈状电极施加2000W的功率来产生等离子体。对衬底侧(样品台)施加150W的功率。样品台的温度设在-10℃。注意掩模116优选具有垂直的形状。当执行第一蚀刻时，蚀刻的反应产物附着到掩模116的侧面。通过使用包含草酸作为其主要成分的化学溶液(产品名SPR 301)将反应产物在60℃时浸涂10分钟从而移除。随后，用剥离溶液执行浸涂从而移除掩模。然后，通过使用钨(W)作为掩模蚀刻氮化钽(TaNx)。通过第二蚀刻形成电极117。此时，优选在相对于第一绝缘膜114具有高选择性的蚀刻条件下执行蚀刻，从而第一绝缘膜114不被蚀刻。此外，对于钨(W)也一样，优选在相对于钨(W)具有高选择性的蚀刻条件下执行蚀刻，从而钨(W)不被蚀刻。在第二蚀刻条件下，通过在2.00Pa的压力下对线圈状电极施加1000W的功率产生等离子体。对衬底侧(样品台)施加50W的功率。蚀刻气体是Cl2，样品台的温度设定在-10℃。
通过上面的步骤，获得了具有垂直形状的电极。电极117用作栅电极。
通过干法蚀刻可以执行本实施例模式的蚀刻，具体地说，可使用ICP(感应耦合等离子体)蚀刻方法。
接下来，将杂质元素加入到岛状半导体膜113中。在该实施例模式中，用高浓度的杂质离子118掺杂岛状半导体膜113(图3A，3B和3C)。图3B显示了沿图3C中的A-A’线的横截面图。通过透过第一绝缘膜用高浓度杂质元素掺杂岛状半导体膜113，从而形成高浓度杂质区119a，119b和119c。高浓度杂质区119a，119b和119c的元素浓度每个都是1×1018到1×1022原子/cm3(优选1×1019到5×1020原子/cm3)。作为掺杂方法可以使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为杂质元素，而在制造N型半导体中使用磷(P)、砷(As)等。
然后，形成第二绝缘膜，从而覆盖第一绝缘膜114和电极17。通过等离子体CVD方法沉积100nm的包含氮的氧化硅(SiOxNy膜)(x＞y)，且之后通过热CVD方法沉积200nm的氧化硅膜(SiO2膜)来形成第二绝缘膜。作为第二绝缘膜，可通过等离子体CVD由基于TEOS/O2的材料来形成氧化硅膜(SiOxNy膜)。
接下来，通过主要在垂直方向上进行蚀刻的各向异性蚀刻来选择性地蚀刻第二绝缘膜，从而形成与电极117每个侧面接触的绝缘体120和在被分为多个部分的电极之间的区域中的绝缘体120(图4A，4B和4C)。在该步骤中，暴露了电极117的顶面。然而，在一些情形中可以在电极117上形成用作掩模的绝缘膜，并且在该情形中，在一些情形中可以不暴露电极117的顶面。形成在电极每个侧面上的绝缘体可形成为具有10到300nm的宽度b。宽度b对应于形成在电极侧面上的、而不是被分为多个部分的电极之间的区域的绝缘体的宽度。在图2B所示结构中被分为多个部分的电极117之间的距离a可以比形成在电极每个侧面上的绝缘体的宽度b的两倍更短。换句话说，被分为多个部分的电极之间的距离a和形成在电极每个侧面上的绝缘体的宽度b可以满足关系a＜2b。即使在各向异性蚀刻步骤之后，只要满足关系a＜2b，被分为多个部分的电极之间的区域仍被绝缘体覆盖。因而，在随后的步骤中在被分为多个部分的电极之间的区域中将不形成金属硅化物。形成在电极的每个侧面上的绝缘体120变为侧壁，其随后在形成硅化物中用作掩模。此外，通过蚀刻步骤也移除了部分第一绝缘膜，从而形成了绝缘膜121，并暴露了部分半导体膜。通过使用电极、与电极每个侧面接触的绝缘体、和形成在被分为多个部分的电极之间的区域中的绝缘体作为掩模，来执行由移除第一绝缘膜而暴露半导体膜的步骤。暴露的半导体膜的部分随后用作源和漏区。绝缘膜121用作栅极绝缘膜。当绝缘膜和半导体膜的蚀刻选择性很低时，暴露的半导体膜稍微被蚀刻，从而具有薄的膜厚度。
注意，在形成绝缘体之前或在形成绝缘体之后可以执行杂质区的热激活。作为激活可使用如激光辐射、RTA、或使用炉的热处理这样的方法。此外，因为在该结构中硅化物与布线接触，所以还可以省略杂质区热激活的步骤。
接下来，在移除了形成在半导体膜暴露部分表面上的自然氧化物膜之后，形成金属膜122(图5A，5B和5C)。金属膜30变为与半导体膜反应以形成硅化物的材料。作为金属膜，例如可给出镍膜、钛膜、钴膜、铂膜或由包含至少两种这些元素的合金构成的膜等。在该实施例模式中，使用镍膜作为金属膜122，在室温下通过500W到1kW的沉积功率溅射形成镍膜。
在形成镍膜之后，通过热处理形成硅化物层123。硅化物层123这里是硅化镍。作为热处理，可使用RTA、炉退火等。然后，移除未反应的镍。这里，通过使用由HCl∶HNO3∶H2O＝3∶2∶1组成的蚀刻溶液移除未反应的镍。当移除未反应的镍时，仅在暴露了杂质区的区域中保留了硅化物层123(图6A，6B，和6C)。
之后，形成层间绝缘膜124(图7A，7B和7C)。通过使用有机材料或无机材料形成层间绝缘膜124。层间绝缘膜124可具有单层结构或叠层结构。通过在层间绝缘膜124中蚀刻形成接触孔125，从而暴露硅化物层123。然后，形成导电层，从而填充接触孔并将其蚀刻以形成布线126。图7B是沿图7C中的A-A’的横截面。图7D是沿图7C中的B-B’的横截面。图7E是沿图7C中的C-C’的横截面。
注意，可以在形成层间绝缘膜之前或在叠层层间绝缘膜的情形中形成第一层或第二层之后执行杂质区的热激活。作为激活可使用如激光辐射、RTA、或使用炉的热处理这样的方法。此外，因为在该结构中硅化物与布线接触，所以还可以省略杂质区热激活的步骤。
如图6A，6B和6C中所示，尽管在高浓度杂质区119a和119b中形成了硅化物，但在该实施例模式结构中的被分为多个部分的电极之间的区域中的高浓度杂质区119c中没有形成硅化物。在该实施例模式中的结构中，在不增加步骤数的情况下可以形成其中形成有硅化物且其中不形成有硅化物的区域。
此外，在形成与电极每个侧面接触的绝缘体之后形成金属膜122；然而，该方法并不限于此。代替与电极每个侧面接触的绝缘体可使用掩模，将参照图8A到8C，图9A到9C，图10A到10C和图11A到11E解释该方法。在图3A到3C的杂质离子的掺杂之后，形成掩模127来覆盖被分为多个部分的电极之间的区域，以及电极117(图8A，8B和8C)。可使用绝缘膜，如氧化硅膜、抗蚀剂膜等形成掩模127。之后，通过蚀刻移除部分第一绝缘膜，从而暴露部分半导体膜，并形成了绝缘膜121。半导体膜的暴露部分随后成为源区和漏区。绝缘膜121用作栅极绝缘膜。
接下来，如图9A，9B和9C以及图10A，10B和10C中所示，形成金属膜122并通过热处理在半导体膜的暴露部分中形成硅化物层123。然后，移除未反应的金属膜。之后，形成层间绝缘膜124并形成布线126，从而具有图11A，11B和11C中所示的结构。尽管显示了其中掩模127没有被移除而被保留的结构，在形成硅化物之后也可移除掩模127。图11D是沿图11C中的B-B’的横截面。图11E是沿图11C中的C-C’的横截面。
代替通过各向异性蚀刻而形成在电极每个侧面上和形成在被分开的电极之间的区域中的绝缘体而使用掩模的方法不仅适用于该实施例模式，而且还适用于随后描述的实施例模式2，3和4。
如上所述，在包含有该实施例模式中制造的TFT的半导体器件中，在不增加步骤数的情况下，可在相同的衬底上形成其中在杂质区中形成金属硅化物的TFT和具有电极的半导体元件，所述电极被分为其中在部分杂质区中没有形成金属硅化物的多个部分。
将参照图12解释测量在该实施例模式中制造的半导体元件的方法，该半导体元件具有电极，所述电极被分为其中在部分杂质区中没有形成金属硅化物的多个部分。在包含其中通过使用半导体元件在杂质区中形成金属硅化物的半导体元件的半导体器件中，可测量杂质区的阻抗。图12以包含TFT和电阻器的等价电路显示了半导体元件。在图7C所示半导体元件的顶视图中，在半导体膜(沿B-B’的横截面)上形成有电极117的区域对应于图12所示等价电路中的TFT。此外，在图7C所示半导体膜的顶视图中，在被分为多个部分的电极117之间(沿C-C’的横截面)形成有杂质区(119c)的区域对应于图12所示等价电路中的电阻器。
当使用磷(P)、砷(As)等用于杂质离子118形成N型高浓度杂质区时，图12中所示等价电路的TFT为N型TFT。在形成N型TFT的情形中，施加负电压，从而N型TFT在端子2处变为非导通状态(关状态)。当N型TFT处于关状态中时，电流不会在TFT部分中流动；因而，只有原始电阻器可以基本上近似为等价电路。在该情况下，端子3用作地(GND)从而使端子1的电压波动；因此，可从电流-电压特性获得图12中所示的等价电路的阻抗。在上面的情况中，端子3设置为地；然而，端子1，2和3的电压关系是相对的。因此，本发明并不限于此。端子2的电压可以低于端子1和3的电压。此外，当N型TFT具有常开型或耗尽型的低阈值电压时，优选将端子2的电压设为比端子1和3电压小Vth+0.3V到Vth+2.0V的值。
当使用硼(B)、镓(Ga)等用于杂质离子118形成P型高浓度杂质区时，图12中所示等价电路的TFT为P型TFT。在形成P型TFT的情形中，施加正电压，从而P型TFT在端子2处变为非导通状态(关状态)。当P型TFT处于关状态中时，电流不会在TFT部分中流动；因而，只有原始电阻器可以基本上近似为等价电路。在该情况下，端子3用作地(GND)从而使端子1的电压波动；因此，可从电流-电压特性获得图12中所示的等价电路的阻抗。在上面的情况中，端子3设置为地；然而，端子1，2和3的电压关系是相对的。因此，本发明并不限于此。端子2的电压可以高于端子1和3的电压。此外，当P型TFT具有常开型或耗尽型的低阈值电压时，优选将端子2的电压设为比端子1和3电压大Vth+0.3V到Vth+2.0V的值。
根据该实施例模式，在杂质区中形成有金属硅化物的TFT的制造工序中，在不增加步骤数的情况下可形成用于评估的半导体元件，其具有其中在部分杂质区中没有形成金属硅化物的Si区域。通过使用半导体元件以特定的测量条件进行测量，可测量Si的杂质区的阻抗，很容易发现故障步骤，并很容易执行反馈步骤。
在该实施例模式中，尽管显示了其中并联了三个TFT和两个电阻器的半导体元件，但TFT和电阻器的数量并不限于此。如果需要的话，可以增加或减少TFT和电阻器的数量。
(实施例模式2)在该实施例模式中，图13A到13E中显示了具有低浓度杂质区的半导体器件。此外，与实施例模式1中相同的部分用相同的参考标记表示，将省略它们的详细描述。图13A显示了TFT的横截面图，图13B，13D和13E每个都显示了半导体元件(TEG)的横截面图，图13C显示了半导体元件的顶视图。图13B是沿图13C中的A-A’的横截面，图13D是沿图13C中的B-B’的横截面，图13E是沿图13C中的C-C’的横截面。注意图13A对应于沿与图13C中的A-A’交叉的方向上沿B-B’的横截面图。
在该实施例模式中，一直到图2A到2C，都以与实施例模式1相同的步骤形成半导体元件。接下来，使用电极117作为掩模掺杂低浓度杂质离子，从而形成低浓度杂质区。低浓度杂质区的元素浓度为1×1016到1×1020原子/cm3(优选为1×1017到5×1019原子/cm3)。作为掺杂方法可使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为掺杂元素，而在制造N型半导体中使用磷(P)、砷(As)等。
然后，形成与电极每个侧面接触的绝缘体120和在被分为多个部分的电极之间的区域中的绝缘体120，通过蚀刻第一绝缘膜重新形成绝缘膜121。此时，当绝缘膜和半导体膜的蚀刻选择性很低时，没有被绝缘体120覆盖的半导体膜被稍微蚀刻，从而具有薄的膜厚度，同时形成了绝缘膜121。
接下来，使用电极117和绝缘体120作为掩模来掺杂高浓度杂质离子，从而形成高浓度杂质区404。通过掺杂高浓度杂质离子可形成高浓度杂质区405。高浓度杂质区404的元素浓度为1×1019到1×1021原子/cm3。作为掺杂方法可使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为掺杂元素，而在制造N型半导体中使用磷(P)、砷(As)等。
然后，形成硅化物层123之后，形成层间绝缘膜124和布线126，从而获得图13A到13E中所示的结构。
尽管没有示出，但可以以与实施例模式1中相同的方式，通过形成掩模127而不形成绝缘体120，形成该实施例模式的半导体元件的结构。
通过上面的步骤，完成了具有低浓度杂质区405(Loff区，其中电极没有与插入其间的绝缘膜交叠)的TFT。在该实施例模式中形成的TFT具有Loff区；因此，可以抑制当栅极长度变得更短时发生的短沟道效应。
如上所述，在包含有该实施例模式中制造的TFT的半导体器件中，所述TFT具有在高浓度杂质区中形成金属硅化物的源和漏区，和Loff区；并且在不增加步骤数的情况下，可以在相同的衬底上形成其中在低浓度杂质区中没有形成金属硅化物的半导体元件。
在该实施例模式中制造的低浓度杂质区中没有形成金属硅化物的半导体元件的测量方法与实施例模式1中解释的相同；因而，这里省略了该解释。
依照该实施例模式，在杂质区中形成有金属硅化物的TFT的制造工序中，在不增加步骤数的情况下可形成用于评估的半导体元件，其具有其中在部分杂质区中没有形成金属硅化物的Si区域。通过使用半导体元件以特定的测量条件下进行测量，可测量Si的杂质区的阻抗，很容易发现故障步骤，并很容易执行反馈步骤。
(实施例模式3)在该实施例模式中，图14A到14E中显示了包含TFT的半导体器件，所述TFT具有设置成与电极交叠且其间插入绝缘膜的低浓度杂质区(Lov区)。此外，与实施例模式1和2中相同的部分用相同的参考标记表示，将省略其详细解释。图14A显示了TFT的横截面图，图14B，14D和14E每个都显示了半导体元件(TEG)的横截面图，图14C显示了半导体元件(TEG)的顶视图。图14B是沿图14C中的A-A’的横截面，图14D是沿图14C中的B-B’的横截面，图14E是沿图14C中的C-C’的横截面。注意图14A对应于沿与图14C中的A-A’交叉的方向上的B-B’的横截面图。
在该实施例模式中，直到形成第一绝缘膜以覆盖岛状半导体膜的步骤，与实施例模式1相同的步骤形成TFT和半导体元件。接下来，在第一绝缘膜上，第二导电膜形成在第一导电膜上以便形成电极。首先，第一导电膜形成为5到50nm厚。作为第一导电膜，可使用铝(Al)膜、铜(Cu)膜、包含铝或铜作为主要成分的膜、铬(Cr)膜、钽(Ta)膜、氮化钽(TaN)膜、钛(Ti)膜、钨(W)膜、钼(Mo)膜等。第二导电膜在其上形成为150到500nm厚。作为第二导电膜，例如可使用铬(Cr)膜、钽(Ta)膜、包含钽作为主要成分的膜等。然而，第一导电膜和第二导电膜必须组合从而在每个蚀刻中都具有选择性。作为可以具有选择性的第一导电膜和第二导电膜的组合，例如可使用Al和Ta、Al和Ti、或TaN和W。在该实施例模式中，TaN用于第一导电膜，W用于第二导电膜。
随后，使用第二导电膜上的光掩模，使用光刻技术形成抗蚀剂掩模。该掩模在TFT和TEG中具有不同的形状。尽管TFT的掩模在第一方向(连接A-A’的方向)上在半导体膜上没有被分开，但通过在第一方向(连接A-A’的方向)上间隔开距离而在半导体膜上将TEG的抗蚀剂分为多个部分。然后通过使用该抗蚀剂掩模将第一导电膜和第二导电膜蚀刻成几乎相同的第一形状。在该步骤中，TFT和半导体元件(TEG)的第一导电膜和第二导电膜形成为具有不同的形状。TEG的第一导电膜和第二导电膜在第一方向(连接A-A’的方向)上在半导体膜上被分为多个部分。另一方面，TFT的第一导电膜和第二导电膜在第一方向(连接A-A’的方向)上在半导体膜上不被分开。在蚀刻第二导电膜时，作为蚀刻气体，可使用Cl2、SF6和O2的混合气体，混合比率为Cl4/SF6/O2＝33/33/10sccm。通过在0.67Pa的压力下为线圈状电极供给2000W的功率从而产生等离子体。为衬底侧(样品台)供给50W的功率。在蚀刻第一导电膜时，通过在0.67Pa的压力下为线圈状电极供给2000W的功率而产生等离子体。为衬底侧(样品台)供给50W的功率。蚀刻气体为Cl2。
接下来，通过在1.33Pa的压力下为线圈状电极供给2000W的功率产生等离子体。没有对衬底侧(样品台)施加功率。作为蚀刻气体，可使用Cl2、SF6和O2的混合气体，混合比率为Cl4/SF6/O2＝22/22/30sccm。在该蚀刻时，使抗蚀剂掩模凹陷从而具有窄的掩模宽度。由于同时凹陷的抗蚀剂掩模，第二导电膜的栅极长度也以同样的方式凹陷，从而蚀刻成第二形状。此时，第一导电膜没有被蚀刻，并且几乎保持第一形状。
通过上面的步骤，如图14A到14E中所示，获得了其中下层的栅极长度长于上层的栅极长度的电极形状。通过在蚀刻过程中利用抗蚀剂凹陷宽度形成了该实施例模式的电极形状。在该步骤中，TEG具有包含被分为多个部分的第一和第二导电膜的电极，基于第二导电膜，通过间隔开距离a形成了电极117。
在具有下层的栅极长度长于上层的栅极长度的形状的电极117的制造方法中，电极117包括下层中的第一导电膜511和上层中的第二导电膜512，第一导电膜511的栅极长度与第二导电膜512的栅极长度(Lov长度)之间的差可以为20到200nm；因而可形成极精细的电极结构。
可以通过干法蚀刻执行本实施例模式的蚀刻，具体地说，可使用ICP(感应耦合等离子体)蚀刻方法。
接下来，用低浓度的杂质离子掺杂岛状半导体膜113。通过透过第一导电膜511和第一绝缘膜用低浓度杂质元素掺杂岛状半导体膜113，从而在与第一导电膜交叠的岛状半导体膜部分中形成低浓度杂质区509。此外，同时，仅通过透过第一绝缘膜用杂质元素掺杂岛状半导体膜的两个端部，从而形成低浓度杂质区。低浓度杂质区的元素浓度是1×1016到1×1020原子/cm3(优选1×1016到5×1019原子/cm3)。作为加速电压，使用其中杂质离子可透过第一导电膜和第一绝缘膜的电压。例如，可使用50kV到90kV(优选60kV到80kV)的电压。作为掺杂方法，可以使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为杂质元素，而在制造N型半导体中使用磷(P)、砷(As)等。
不仅通过第一绝缘膜而且还通过第一导电膜511执行了低浓度杂质区509的掺杂。因此，低浓度杂质区509的杂质元素浓度低于其他低浓度杂质区的浓度。
然后，通过使用包含第一导电膜511和第二导电膜512的电极117作为掩模，来执行对岛状半导体膜113的高浓度杂质区的掺杂，从而形成高浓度杂质区513。高浓度杂质区513的元素浓度为1×1018到1×1022原子/cm3(优选1×1019到5×1020原子/cm3)。作为加速电压，使用10kV到20kV的电压，从而岛状半导体膜113底部中的元素浓度为1×1017到1×1020原子/cm3(优选1×1018到5×1019原子/cm3)。在该实施例模式中使用了10kV。作为掺杂方法，可以使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为杂质元素，而在制造N型半导体中使用磷(P)、砷(As)等。
接下来，形成第二绝缘膜，从而覆盖第一绝缘膜和电极117。通过等离子体CVD方法沉积100nm的包含氮的氧化硅(SiOxNy)(x＞y)，且之后通过热CVD方法沉积200nm的氧化硅膜(SiO2膜)，来形成第二绝缘膜。作为第二绝缘膜，可通过等离子体CVD从基于TEOS/O2的材料形成氧化硅膜(SiOxNy膜)。
然后，通过主要在垂直方向上进行蚀刻的各向异性蚀刻选择性地蚀刻第二绝缘膜，从而形成与电极117每个侧面接触的绝缘体120和在被分为多个部分的电极之间的区域中的绝缘体120。基于第二导电膜，形成在电极每个侧面上的绝缘体可以形成为具有10到300nm的宽度b。在被分为多个部分的电极117之间的距离a可以比形成在电极每个侧面上的绝缘体的宽度b的两倍更短。换句话说，被分为多个部分的电极之间的距离a和形成在电极每个侧面上的绝缘体的宽度b可以满足关系a＜2b。注意，距离a和宽度b都是基于第二导电膜的值。即使在各向异性蚀刻步骤之后，只要满足关系a＜2b，被分为多个部分的电极之间的区域仍被绝缘体覆盖。因而，在随后的步骤中在被分为多个部分的电极之间的区域中将不形成金属硅化物。形成在电极的每个侧面上的绝缘体120变为侧壁，其随后在形成硅化物中用作掩模。此外，通过蚀刻步骤也移除了部分第一绝缘膜，从而形成了绝缘膜121，并暴露了部分半导体膜。通过使用电极、与电极每个侧面接触的绝缘体、和形成在被分为多个部分的电极之间的区域中的绝缘体作为掩模，来执行通过移除第一绝缘膜而暴露半导体膜的步骤。暴露的半导体膜的部分随后用作源和漏区。绝缘膜121用作栅极绝缘膜。当绝缘膜和半导体膜的蚀刻选择性很低时，暴露的半导体膜被稍微蚀刻，从而具有薄的膜厚度。
接下来，在形成硅化物层123之后，形成层间绝缘膜124和布线126，从而获得图14A到14E中所示的结构。
尽管没有示出，但可以以与实施例模式1中相同的方式，在不形成绝缘体120的情况下通过形成掩模127形成该实施例模式的TFT的结构。
通过上面的步骤，完成了具有作为Lov区的低浓度杂质区509的TFT。在该实施例模式中形成的TFT具有Lov区；因此可以抑制当栅极长度变得更短时发生的短沟道效应。
如上所述，在包含有该实施例模式中制造的TFT的半导体器件中，所述TFT具有在高浓度杂质区中形成金属硅化物的源和漏区，和Lov区；在不增加步骤数的情况下，可以在相同的衬底上形成其中在杂质区中没有形成金属硅化物的半导体元件。
在该实施例模式中制造的杂质区中没有形成金属硅化物的半导体元件的测量方法与实施例模式1中解释的相同；因而，这里省略了该解释。
依照该实施例模式，在杂质区中形成有金属硅化物的TFT的制造工序中，在不增加步骤数的情况下可形成用于评估的半导体元件，其具有其中在部分杂质区中没有形成金属硅化物的Si区域。通过使用半导体元件以特定的测量条件进行测量，可测量Si的杂质区的阻抗，很容易发现故障步骤，并很容易执行反馈步骤。
(实施例模式4)在该实施例模式中，将参照图15A到15E解释下述结构，该结构具有设置成与电极交叠并且其间插入绝缘膜的低浓度杂质区(Lov区)和不设置成与电极交叠并且其间插入绝缘膜的低浓度杂质区(Loff区)。此外，与实施例模式1到3中相同的部分用相同的参考标记表示，将省略其详细解释。图15A显示了TFT的横截面图，图15B，15D和15E每个都显示了半导体元件(TEG)的横截面图，图15C显示了半导体元件(TEG)的顶视图。图15B是沿图15C中的A-A’的横截面，图15D是沿图15C中的B-B’的横截面，图15E是沿图15C中的C-C’的横截面。注意图15A对应于沿与图15C中的A-A’交叉的方向上的B-B’的横截面图。
在该实施例模式中，直到形成具有下层栅极长度长于上层栅极长度的形状的电极117的步骤，TFT和半导体元件都以与实施例模式3中相同的步骤形成。接下来，用低浓度杂质离子掺杂岛状半导体膜。通过透过第一导电膜511和第一绝缘膜用低浓度杂质元素掺杂岛状半导体膜，从而在与第一导电膜交叠的岛状半导体部分中形成低浓度杂质区509。此外，同时，通过仅透过第一绝缘膜用杂质元素掺杂岛状半导体膜的两个端部，从而形成低浓度杂质区。低浓度杂质区的元素浓度是1×1016到1×1020原子/cm3(优选1×1016到5×1019原子/cm3)。作为加速电压，可使用借助其杂质离子可以透过第一导电膜和第一绝缘膜的电压。例如，可使用50kV到90kV(优选60kV到80kV)的电压。作为掺杂方法可以使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为杂质元素，而在制造N型半导体中使用磷(P)、砷(As)等。
不仅通过第一绝缘膜而且还通过第一导电膜511执行了对低浓度杂质区509的掺杂。因此，低浓度杂质区509的杂质元素浓度低于其他低浓度杂质区的浓度。
然后，形成与包括第一导电膜511和第二导电膜512的电极117每个侧面接触的绝缘体120和在被分为多个部分的电极之间的区域中的绝缘体120，并通过蚀刻第一绝缘膜重新形成绝缘膜121。此时，当绝缘膜和半导体膜的蚀刻选择性很低时，没有被绝缘体120覆盖的半导体膜被稍微蚀刻从而具有薄的膜厚度，同时形成了绝缘膜121。
接下来，使用电极117和绝缘体120作为掩模来执行高浓度杂质离子的掺杂，从而形成高浓度杂质区404。通过掺杂高浓度杂质离子形成了低浓度杂质区405。高浓度杂质区404的元素浓度为1×1019到1×1021原子/cm3。作为掺杂方法可使用离子掺杂方法或离子注入方法。例如，在制造P型半导体中使用硼(B)、镓(Ga)等作为掺杂元素，而在制造N型半导体中使用磷(P)、砷(As)等。
然后，形成硅化物层123之后，形成层间绝缘膜124和布线126，从而获得图15A到15E中所示的结构。
尽管没有示出，但可以以与实施例模式1中相同的方式，可以通过形成掩模127而不形成绝缘体120来形成该实施例模式的半导体元件的结构。
通过上面的步骤，完成了具有Lov区和Loff区的TFT。在该实施例模式中形成的TFT具有Lov区和Loff区；因此可以抑制当栅极长度变得更短时发生的短沟道效应。
如上所述，在包含有该实施例模式中制造的TFT的半导体器件中，所述TFT具有在高浓度杂质区中形成金属硅化物的源和漏区，Lov区，和Loff区；在不增加步骤数的情况下，可以在相同的衬底上形成其中在低浓度杂质区中没有形成金属硅化物的半导体元件。
在该实施例模式中制造的低浓度杂质区中没有形成金属硅化物的半导体元件的测量方法与实施例模式1中解释的相同；因而，这里省略了该解释。
依照该实施例模式，在杂质区中形成有金属硅化物的TFT的制造工序中，在不增加步骤数的情况下可形成用于评估的半导体元件，其具有其中在部分杂质区中没有形成金属硅化物的Si区域。通过使用半导体元件以特定的测量条件进行测量，可测量Si的杂质区的阻抗，很容易发现故障步骤，并很容易执行反馈步骤。
(实施例模式5)尽管实施例模式1，2，3和4每个都显示了使用与TFT同时制造的半导体元件作为评估元件(TEG)的例子，但该实施例模式显示了使用半导体元件作为的电路的阻抗元件而没有变化的例子。将解释利用实施例模式1，2，3，或4形成的Si的部分杂质区中没有形成金属硅化物的半导体元件的电路。
在该实施例模式中，将解释使用半导体元件用于延迟电路的例子；然而，本发明并不限于此，其可用作各种电路的电阻器。
将参照图16A解释使用由掺杂N型杂质离子形成的电阻元件的延迟电路。端子501是输入端子，端子502是输出端子，元件503是使用实施例模式1，2，3或4形成的半导体元件，以包含TFT和电阻器的等价电路显示了该元件。因为元件503中的TFT是N型TFT，所以栅电极与地(GND)连接，且TFT处于关状态。当TFT处于关状态中时，电流不在TFT部分中流动；因而，只有原始电阻器可以基本上近似为等价电路。因此，通过使TFT处于关状态可将元件503用作电阻元件。从端子501输入的信号通过图16A中的元件503和电容器505从端子502输出。
从端子501输入的信号具有0或更大的电位。即使当输入信号改变时，只要N型TFT具有图17A中所示的增强型TFT结构，元件503中的TFT也总是处于关状态。在图17B中所示的耗尽型TFT的结构中，即使当输入信号的电位几乎为0时，电流也可在TFT部分中流动。在该情形中，只要元件503中的阻抗很高就不会有问题。然而，当元件503的阻抗很低时不能忽视在TFT部分中流动的电流值，由于该输入信号使得元件503的整体阻抗都改变了。必须根据元件503中的阻抗来确定是耗尽型TFT还是增强型TFT。
将参照图16B解释使用由掺杂P型杂质离子形成的电阻元件的延迟电路。端子501是输入端子，端子502是输出端子，元件504是使用实施例模式1，2，3或4形成的半导体元件，以包含TFT和电阻器的等价电路显示了该元件。因为元件504中的TFT是P型TFT，所以栅电极与电源线(Vdd)连接，且TFT处于关状态。当TFT处于关状态中时，电流不在TFT部分中流动；因而，只有原始电阻器可以基本上近似为等价电路。因此，通过使TFT处于关状态可将元件504用作电阻元件。从端子501输入的信号通过图16B中的元件504和电容器505从端子502输出。
从端子501输入的信号具有0或更大的电位。即使当输入信号改变时，只要P型TFT具有图18A中所示的增强型TFT结构，元件504中的TFT也总是处于关状态。在图18B中所示的耗尽型TFT的结构中，即使当输入信号的电位几乎为0时，电流也可在TFT部分中流动。在该情形中，只要元件504中的阻抗很高就不会有问题。然而，当元件504的阻抗很低时不能忽视在TFT部分中流动的电流值，由于该输入信号使得元件504的整体阻抗都改变了。必须根据元件504中的阻抗来确定是耗尽型TFT还是增强型TFT。
依照本发明，在杂质区中形成了金属硅化物，而在不增加步骤数的情况下，可以制造在部分杂质区中没有形成金属硅化物的Si区域。此外，可制造电阻元件，其中将没有形成金属硅化物的Si的杂质区用作电阻器。因此，可通过使用电阻元件作为电路的电阻器而减小电路面积。
当被分为多个部分的电极形成为具有尽可能窄的沟道宽度方向的宽度W时，可减小电路面积。
尽管在元件503中，显示了其中三个TFT和两个电阻器并联的电阻元件，但TFT和电阻器的数量并不限于此。如果需要的话，可以增加或减少TFT和电阻器的数量。
(实施例模式6)作为电路的电阻元件，将解释使用由实施例模式1，2，3或4形成的在部分Si杂质区中没有形成金属硅化物的半导体元件的另一个例子。在该实施例模式中，将解释低通滤波器电路；然而，本发明并不限于此，本实施例模式可用作各种电路，如高通滤波器电路的可变电阻器。
将参照图19A解释使用通过掺杂N型杂质离子形成的电阻元件的低通滤波器电路。端子801是输入端子，端子802是输出端子，元件803是可变电阻元件。端子804是控制元件803阻抗的控制端子。尽管省略了解释，但可以相同的方式通过掺杂P型杂质离子形成图19B中的包括端子806和端子805的低通滤波器。
从端子801输入的信号通过图19A中的可变电阻元件803和电容器807从端子802输出。此时，具有特定值的低频或较少依赖于可变电阻元件803的阻抗和电容的信号输出到端子802。作为可变电阻元件803中的TFT，可使用图19B中所示的增强型TFT或耗尽型TFT的结构。
端子804是可变电阻元件803的控制端子，其可将电压从地(GND)变为电源电压(Vdd)。
可变电阻元件803由包含低浓度杂质区或高浓度杂质区电阻器和TFT形成。然而，通过调整包含低浓度杂质区或高浓度杂质区的电阻器的阻抗值和在TFT中流动的电流，可在任意的范围内改变阻抗。此外，还可在极窄的范围内改变包含低浓度杂质区或高浓度杂质区的电阻器的阻抗。通过利用阻抗变化，可控制滤过器电路的阈值频率。
在该实施例模式中，解释了使用可变电阻元件控制滤过器电路的阈值频率；然而，该实施例模式中所示的可变电阻元件可用于各种电路，如控制延迟时间的延迟电路。
依照本发明，在杂质区中形成了金属硅化物，而在没有增加步骤数的情况下可以制造在部分杂质区中没有形成金属硅化物的Si区域。此外，可制造电阻元件，其中使用没有形成金属硅化物的Si的杂质区用作电阻器。因此，通过使用电阻元件作为电路的电阻器，可减小电路面积。
当被分为多个部分的电极形成为具有尽可能窄的沟道宽度方向宽度W时，可减小电路面积。
尽管在元件803中，显示了其中三个TFT和两个电阻器并联的电阻元件，但TFT和电阻器的数量并不限于此。如果需要的话，可以增加或减少TFT和电阻器的数量。
(实施例模式7)
在制造各种电子设备中可使用实施例模式1，2，3，4，5或6中所示的半导体器件。作为这种电子设备的例子可以给出下列电视设备、照相机，如数码相机或数码摄像机、导航系统、声音再现设备(汽车音响和音频组件等)、个人计算机、游戏机、便携式信息终端(移动计算机、蜂窝电话、便携式游戏机、电子书等)、设置有记录介质的图像再现设备(具体地说，能再现记录介质，如数字化视频光盘(DVD)的内容并具有能显示图像的显示设备的设备)等等。
依照本发明，可提高电路的集成度。此外，制造的半导体器件的产品具有较好的质量。将参照图20A到20E解释具体的例子。
图20A是显示设备，其包括外壳1901、支撑架1902、显示部1903、扬声器部1904、视频输入端子1905等。通过使用由实施例模式1到6中所示的制造方法形成的用于显示部1903和驱动器电路的薄膜晶体管、半导体元件或电路制造该显示设备。注意，显示设备指液晶显示设备、发光器件等，其包括所有用于信息显示的显示设备，如用于计算机、TV广播接收器和广告显示的显示设备。
图20B是计算机，其包括外壳1911、显示部1912、键盘1913、外部连接端口1914、指向鼠标1915等。通过使用实施例模式1到6中所示的制造方法，本发明可适用于显示部1912或其它电路。此外，本发明还适用于半导体器件，如主机内的CPU或存储器。
此外，图20C是蜂窝电话，其是便携式信息终端的典型例子。移动电话包括外壳1921、显示部1922、传感器部1924、操作键1923等。传感器部1924具有光传感器元件，基于由传感器部1924获得的照明强度控制显示部1922的亮度，并对应于由传感器部1924获得的照明强度执行操作键1923的照明控制，可以抑制蜂窝电话的消耗电流量。此外，在具有成像功能，如CCD的蜂窝电话的情形中，由于设置在光学取景器附近的传感器部1924的传感器接受的光量变化，因此检测拍照的人是否在光学取景器中观看。在拍照的人在光学取景器中观看的情形中，通过使显示部1922关闭可抑制功率消耗量。
电子设备，如上面的蜂窝电话、PDA(个人数字助理)、数码照相机、紧凑型游戏机等的显示屏很小，因为这些电子设备每个都用在移动信息终端中。因此，通过使用上面实施例模式中所示的微小的晶体管形成功能电路，如CPU，存储器，传感器，电子设备可更小和更轻。
此外，本发明的TFT或半导体元件可用作薄膜集成电路或非接触式薄膜集成电路器件(还称作射频IC标签，RFID(射频识别))。此外，通过将IC标签粘附到各种电子设备上可显示电子设备的这些分布路线。
图20D显示了其中将射频IC标签1942粘附到护照1941的状态。护照1941可以嵌入射频IC标签中。以相同的方式，可将射频IC标签粘附并嵌入驾驶执照、信用卡、现金、硬币、证券、礼券、票、旅行支票(T/C)、保险单、居住证明、家庭登记薄等中。在该情形中，显示真实个人的信息输入到射频IC标签中并设定访问权力以防止不合法的信息读取或写入。这可通过使用实施例模式1到6中所示的TFT或存储器来实现。这样通过使用其作为标签，可区分真品和赝品。
除上述之外，射频IC标签还可用作存储器。图20E显示了其中将射频IC标签1951粘附到附着于蔬菜包装袋的标签的例子。此外，射频IC标签可以粘附或嵌入包装袋本身中。射频IC标签1951可记录商品流通的过程、价格、数值量、使用范围、形状、重量、保质期、各种证明信息等、和处理过程的阶段，如产地、制造商、生产日期，生产方法等。通过用无线读卡机1952的天线部1953接收从而读取射频IC标签1951的信息，并在读卡机1952的显示部1954上显示。这样，经销商、零售商和消费者很容易获得该信息。此外，通过给每个经销商、零售商和消费者提供访问权力，可设置成不具有访问权力的人不能够读取、写入、改变或擦除信息。
此外，可如下使用射频IC标签。在商店中，将已经付款的信息写入到射频IC标签中，在入口处设置检查设备来检查是否已经付款。如果人没有付款就离开商店，则警报响起。通过该方法，可以防止忘记付款或从商店偷窃。
此外，考虑到保护消费者的隐私，可使用下列方法。当付款时可使用下面的每一种方法(1)用密码等锁住射频IC标签中输入的数据；(2)在射频IC标签中输入的数据本身是加密的；(3)擦除在射频IC标签中输入的数据；或(4)销毁在射频IC标签中输入的数据。通过使用上面实施例模式中显示的存储器来实现这些方法。为了检查是否已经付款，在入口处设置检查设备，并检查是否执行工序(1)到(4)之一或在射频IC标签中的数据中是否没有写入任何东西。这样，可检查在商店中是否已经付款，并可防止射频IC标签中的信息在商店外持有者没有注意的情况下被读取。
上面的射频IC标签的制造成本高于通常使用的条形码。因而，必须减小成本。依照本发明，很容易发现故障步骤，并很容易执行反馈步骤，从而有效减低了成本。此外，可以高质量且不用变化其功能来制造所有的射频IC标签。
如上所述，本发明制造的半导体器件的应用范围是及其广泛的，且依照本发明制造的半导体器件可用于各种电子设备。
权利要求
1.一种制造半导体器件的方法，包括形成岛状半导体膜；在岛状半导体膜上形成第一绝缘膜；形成导电膜以覆盖岛状半导体膜和第一绝缘膜；蚀刻该导电膜，从而通过在第一方向上间隔开距离a而形成多个电极，该多个电极与岛状半导体膜交叠，其间插入第一绝缘膜；通过使用多个电极作为掩模，将杂质元素加入到岛状半导体膜中而形成杂质区；形成第二绝缘膜，从而覆盖该多个电极和岛状半导体膜；和对第二绝缘膜执行蚀刻，从而形成在多个电极的每一个的每个侧面上形成的具有宽度b的第一绝缘体和在电极之间的区域中形成的第二绝缘体，其中电极之间的距离a和第一绝缘体的宽度b满足关系a＜2b。
2.根据权利要求1的制造半导体器件的方法，其中半导体器件包括具有所述电极的评估元件。
3.根据权利要求1的制造半导体器件的方法，其中半导体器件包括具有所述电极的电阻元件。
4.根据权利要求1的制造半导体器件的方法，其中通过对第二绝缘膜执行蚀刻来暴露部分岛状半导体膜，进一步包括在形成了与暴露岛状半导体膜的部分接触的金属膜之后，通过热处理在暴露岛状半导体膜的部分中形成金属硅化物层的步骤。
5.根据权利要求1的制造半导体器件的方法，其中在每个电极的每个侧面上形成的具有宽度b的第一绝缘体是侧壁。
6.根据权利要求1的制造半导体器件的方法，其中通过对第二绝缘膜执行蚀刻来暴露每个电极的顶面。
7.半导体器件的评估方法，包括半导体元件的制造工序和薄膜晶体管的制造工序，每个制造工序都包括形成岛状半导体膜；在岛状半导体膜上形成第一绝缘膜；形成导电膜以覆盖岛状半导体膜和第一绝缘膜；蚀刻该导电膜，从而形成多个电极，该多个电极与岛状半导体膜交叠，其间插入第一绝缘膜；通过使用多个电极作为掩模，将杂质元素加入岛状半导体膜中而形成杂质区；形成第二绝缘膜，从而覆盖该多个电极和岛状半导体膜；对第二绝缘膜执行蚀刻，从而暴露部分岛状半导体膜；在形成了与暴露岛状半导体膜的部分接触的金属膜之后，通过热处理在暴露岛状半导体膜的部分中形成金属硅化物层，给所述电极施加使在半导体元件电极的下面的岛状半导体膜变为非导电的电压，通过测量半导体元件的岛状半导体膜的阻抗获得杂质区的阻抗，和根据半导体元件中杂质区的阻抗评估薄膜晶体管的特性，其中通过在第一方向上间隔开距离a而形成所述多个电极，其中在每个电极的每个侧面上形成具有宽度b的第一绝缘体，在电极之间的区域中形成第二绝缘体，并且其中电极之间的距离a和形成在每个电极的每个侧面上的第一绝缘体的宽度b满足关系a＜2b。
8.根据权利要求7所述的评估方法，其中半导体元件是评估元件。
9.根据权利要求7所述的评估方法，其中半导体元件用于电路的电阻元件。
10.根据权利要求7所述的评估方法，其中在每个电极的每个侧面上形成的具有宽度b的第一绝缘体是侧壁。
11.根据权利要求7所述的评估方法，其中通过对第二绝缘膜执行蚀刻来暴露每个电极的顶面。
12.一种半导体器件，包括具有杂质区的岛状半导体膜；绝缘膜，其在岛状半导体膜上，并形成为暴露部分杂质区；通过在第一方向上间隔开距离a而形成的多个电极，该多个电极与岛状半导体膜交叠，其间插入绝缘膜；形成在每个电极的每个侧面上的具有宽度b的第一绝缘体和形成在电极之间的区域中的第二绝缘体；和形成在暴露杂质区的部分中的金属硅化物层，其中电极之间的距离a和形成在每个电极的每个侧面上的第一绝缘体的宽度b满足关系a＜2b。
13.根据权利要求12所述的半导体器件，其中半导体器件包括具有所述电极的评估元件。
14.根据权利要求12所述的半导体器件，其中所述半导体器件包括具有所述电极的电阻元件。
15.根据权利要求12所述的半导体器件，其中形成在每个电极的每个侧面上的具有宽度b的第一绝缘体是侧壁。
16.根据权利要求12所述的半导体器件，其中通过使用所述电极作为掩模加入杂质元素而形成所述杂质区。
17.一种包括半导体元件和薄膜晶体管的半导体器件，每个半导体元件和薄膜晶体管都包括具有杂质区的岛状半导体膜；绝缘膜，其在岛状半导体膜上，并形成为暴露部分杂质区；多个电极，该多个电极与岛状半导体膜交叠，其间插入绝缘膜；和在暴露杂质区的部分中形成的金属硅化物层，其中通过在半导体元件中在第一方向上间隔开距离a而形成所述电极，其中在每个电极的每个侧面上形成具有宽度b的第一绝缘体，在电极之间的区域中形成第二绝缘体，并且其中电极之间的距离a和形成在每个电极的每个侧面上的第一绝缘体的宽度b满足关系a＜2b。
18.根据权利要求17所述的半导体器件，其中半导体元件包括评估元件。
19.根据权利要求17所述的半导体器件，其中所述半导体元件用于电路的电阻元件。
20.根据权利要求17所述的半导体器件，其中形成在每个电极的每个侧面上的具有宽度b的第一绝缘体是侧壁。
21.根据权利要求17所述的半导体器件，其中通过使用所述电极作为掩模加入杂质元素而形成所述杂质区。
22.一种半导体器件，包括具有杂质区的岛状半导体膜；第一绝缘膜，其在岛状半导体膜上，并形成为暴露部分杂质区；通过在第一方向上间隔开距离而形成的多个电极，该多个电极与岛状半导体膜交叠，其间插入第一绝缘膜；形成在多个电极之间的第一绝缘膜上的第二绝缘膜；和形成在暴露杂质区的部分中的金属硅化物层。
23.根据权利要求22所述的半导体器件，其中半导体器件包括具有所述电极的评估元件。
24.根据权利要求22所述的半导体器件，其中所述半导体器件包括具有所述电极的电阻元件。
25.根据权利要求22所述的半导体器件，其中通过使用所述电极作为掩模加入杂质元素而形成所述杂质区。
全文摘要
与TFT形成在相同衬底上的半导体元件，包括具有杂质区的岛状半导体膜；形成在岛状半导体膜上的绝缘膜；通过在第一方向(沟道宽度方向)上间隔开距离a而在绝缘膜上分为多个部分的电极；形成为与电极侧壁接触的具有宽度b的绝缘体和形成在被分为多个部分的电极之间的区域中的绝缘体；形成在杂质区一部分表面上的硅化物层；和通过测量半导体元件的半导体膜的阻抗来评估TFT的特性。
文档编号H01L21/00GK1873949SQ20061008862
公开日2006年12月6日 申请日期2006年5月31日 优先权日2005年5月31日
发明者矶部敦生 申请人:株式会社半导体能源研究所