专利名称：非对称浮动栅极与非型快闪存储器的制作方法
技术领域：
本发明通常涉及具有非对称浮动栅极的浮动栅极快闪存储器，及此类存储器的制造和运作方法。
背景技术：
对于改善半导体元件的密度有持续改善的需求，尤其是对于半导体存储器元件。就这一点而言，快闪存储器具有优势，尤其是与非型的快闪存储器，其提供较高密度、较低的每比特价格，以及较高的编程速度。
一些现有技术的与非(NAND)型快闪存储器结构，如美国专利号4,939,690所揭示，需要形成在衬底表面的浅接面，因此浅接面会有部分与浅接面之上的晶体管栅极重叠。浅接面作为对应晶体管的源极和漏极区域，且作为电子射出的区域，电子通常透过一氧化层而进入对应的浮动栅极。当然这样的浅接面需要工艺步骤中额外的掺杂步骤，且对于缩小此类结构的尺寸来增加元件整体的密度帮助有限。
此特定现有技术与非(NAND)型快闪存储器也呈现不利的浮动栅极干扰。为了透过多字线控制浮动栅极，制作厚的浮动栅极以增加浮动栅极和字线之间的接触区域。当元件缩小，浮动栅极之间的空间也缩小，因此，浮动栅极更容易受彼此的影响，导致所谓的[浮动栅极干扰]。
最近，另一种与非(NAND)型快闪存储器栅极也在Hsu等人2004超大规模集成电路(VLSI)技术研讨会的[在120纳米技术模式特征快速编程及擦除的分裂栅极与非(NAND)型快闪存储器]中揭示。这个存储器的特征在于具有分裂结构，其中每个存储单元分别与控制的字线、一选择栅极及一控制栅极连接，而控制栅极运作(擦除、编程、读取)一相关的浮动栅极。
上述的分裂栅极快闪存储器元件依赖浮动栅极与字线之间的电容耦合。然而，浮动栅极和字线之间的区域小，因此，在此并入参考的这个结构呈现小的耦合比，耦合比定义为浮动栅极及其控制栅极之间的电容除以周遭环境的浮动栅极的总电容。
此特定的技术通过使用热载体注入而运作。与负富勒-诺得汉(Fowler-Nordheim，-FN)操作相比较，这类型的操作速度较快但较耗能源。
因此，虽然与非(NAND)型快闪存储器元件已经具有优势，但此技术仍需要进一步的改善。
发明内容
本发明提供一种独特的与非(NAND)型快闪存储器元件，包含呈现一相对高的栅极耦合比(CGR)的一非对称浮动栅极。因此，此元件不需要浅接合或一辅助栅极。再者，有相对较低的浮动栅极至浮动栅极(FG-FG)干扰。
根据本发明的一个实施例，提供一衬底、位于衬底之上且与衬底绝缘的复数个字线，以及非对称地覆盖于各个字线的浮动栅极。
字线中的一个特定字线与其对应的浮动栅极之间的一耦合比足够导引对应浮动栅极下方的一反向沟道。
同样的与在衬底和一对应的浮动栅极之间的一氧化层相比较，根据本发明的一个示例的实施例，在衬底和字线中的一特定字线之间的一氧化层较厚。
最小单元尺寸为4F2，F表示特征尺寸(feature size)。
此存储器元件优选运作为与非型(NAND)快闪存储器。
根据本发明的一个实施例，一种制造一浮动栅极存储器元件的方法包含提供一衬底，在衬底之上形成一第一氧化层，在第一氧化层之上沉积一第一多晶硅层，选择性蚀刻第一多晶硅层及第一氧化层，以产生字线。之后，本发明包含在字线及衬底的暴露表面之上形成一第二氧化层，在第二氧化层之上沉积一第二多晶硅层，图案化第二多晶硅层，在第二多晶硅层之上形成一第三氧化层，通过高密度等离子体沉积以沉积一第四氧化层，移除部分第四及第三氧化层，并选择性蚀刻部分第四氧化层、第三氧化层及第二多晶硅层，留下与每一字线连接的一非对称浮动栅极。
本发明更包含沉积一夹层电介质(ILD)，移除部分夹层电介质及一下层结构，直至衬底，且形成源极/漏极区域，以及夹层电介质之上的一金属线与源极/漏极区域的电性连接。
本发明的这些和其他特征，以及伴随的优点将更完整的描述在以下的说明及其关联的图示中。
前面的发明内容及实施方式将可通过伴随的图示而有较佳的了解。为了说明本发明，揭示并呈现了优选的图示实施例。然而，本发明并非限定于图中显示的精确的安排及说明。
在图示中图1A至图1K显示根据本发明制造一非对称浮动栅极与非型(NAND)快闪存储器的半导体工艺步骤；图2及图3分别说明根据本发明的非对称浮动栅极与非型(NAND)快闪存储器的剖面图和平面图；图4显示根据本发明的存储器单元的示例性尺寸；图5结合表1，提供根据本发明的非对称浮动栅极与非(NAND)型快闪存储器的操作细节；图6A及图6B为对称浮动栅极和非对称浮动栅极的比较。
具体实施例方式
图1A至图1K显示根据本发明制造一非对称浮动栅极与非型(NAND)快闪存储器的半导体工艺步骤。完整元件的操作描述及其操作将在之后呈现。
现在参考图1A，一栅极氧化层112形成于一硅衬底110之上，且一多晶硅层114形成在栅极氧化层112之上。之后使用如已知的微影技术来使用一光刻胶(PR)层116，且此组合之后被蚀刻，产生如图1B所示的结构。如所示，被蚀刻的多晶硅(PL)层114变成复数个字线(WL)118，这些字线118与硅衬底110之间以栅极氧化层112分隔。
之后，如图1C所述，一氧化层直接形成于硅衬底110之上、在字线118之间，且围绕多晶硅字线118暴露的表面。在相邻字线之间且直接在硅衬底110之上形成的氧化层变成一隧道氧化层120，供电子通过而编程一浮动栅极(尚未显示)，且提供在字线118暴露的表面之上形成的氧化层122，使各个字线118与存储器元件的其他部分绝缘。在例示的实施例中，与栅极氧化层112相比较，隧道氧化层120的厚度较薄。
如图1D所示，之后的工艺步骤中，一薄多晶硅层124形成于整个结构之上。在进一步的工艺之后，层124将变成各个存储单元的各个浮动栅极。图1E是显示在图1D之后图案化步骤的制造阶段平面图，其包含多晶硅层124的浅槽隔离(STI)125。
图1F显示在多晶硅层124上形成的另一氧化层130。如图1G所示，在之后的工艺步骤中，在字线118之间的空旷体积及每一字线118的顶上沉积一高密度等离子体(HDP)氧化物134。高密度等离子体氧化物134之后执行一氢氟酸浸泡，其结果在图1H中说明。
如图1I所示，在之后的工艺步骤中，在选择的结构部分使用一光刻胶140，之后未受高密度等离子体氧化物134或光刻胶140保护的部分多晶硅层124被蚀刻，产生与每一字线118连接的一非对称栅极144。之后移除光刻胶140，如同图1J所示，高密度等离子体氧化物134残留且一夹层电介质(ILD)146形成并覆盖整个结构。
之后，如图1K所示，夹层电介质146及其下层的结构被选择性移除直至衬底110，且源极/漏极150形成在衬底110之上。
根据本发明的与非型(NAND)串联元件的最终剖面图说明在图2中，相同结构的平面图显示在图3中。这些图示还显示了源极选择线(SSL)152、接地选择线(GSL)154、金属线(ML)156及导通孔158，其中导通孔158连接金属线156和特定的位线160、160′。
图4显示存储器单元的示例性尺寸，其影响元件栅极耦合比(GCR)及浮动栅极至浮动栅极(FG-FG)干扰。对应显示的示例性尺寸，测量到的电容如下所示Cchannel＝3.5×10-17(Faraday)CFG-WL-Top＝2.59×10-17(Faraday)CFG-WL-Side＝10.79×10-17(Faraday)(具有L＝250nm)CFG-WL′-Side＝1.73×10-17(Faraday)这些电容导引出不同字线(L)尺寸的下列栅极耦合比(GCR)。
GCR＝0.67(L＝200nm)GCR＝0.708(L＝250nm)且对于两相邻的浮动栅极，其电容如下在L＝250nm，CFG-FG＝0.88×10-17(Faraday)其为相对低的FG-FG干扰。
图5结合下列的表1，提供根据本发明的非对称浮动栅极与非(NAND)型快闪存储器的操作细节。
表1
具体而言，为了擦除一阵列单元的所有存储器单元，所有字线在示例中被施以一负偏压-10伏特(V)，SSL、GSL、BL及BL′是浮动，且衬底110被偏压至+10伏特，这样因为负富勒-诺得汉隧穿，结果造成电子被排出，通过隧道氧化层112回到硅衬底110，这样，所有的存储器单元都被擦除。
为了编程，如图5中的浮动栅极50，选择的字线被偏压至15.5-20伏特，其他所有字线被偏压至10伏特，SSL被偏压至3.3伏特，浮动栅极50所处的GSL及位线接地，其他位线被偏压至3.3伏特，且衬底接地。通过这些偏压组合，出现在反向沟道的电子被注入至浮动栅极，这样将浮动栅极置为一被编程状态。
为了读取图5中的浮动栅极50，选择的字线被偏压至3.3伏特，其他所有字线被偏压至5伏特(以开启被读取的剩余字线的沟道)，SSL及GSL被偏压至3.3伏特，所有位线被偏压至1.5伏特，且衬底接地。如果浮动栅极50在一擦除状态，则在浮动栅极50下方的沟道将会开启，且将会感测到一电流通过位线。如果未感测到电流，则选择的浮动栅极50带有较多电子，因此视为被编程为较高的起始电压(Vt)。
图6A及图6B比较在一对称浮动栅极中和在根据本发明的精神的非对称浮动栅极结构中的读取操作，以协助解释本发明背后的概念。在图6A中，其揭示根据上述的读取操作偏压组合，选择的字线仅被偏压至3.3伏特，而未被选择的字线被偏压至5伏特。然而，对于与选择的字线相邻，且未被选择的字线施以5伏特偏压，将会造成选择的浮动栅极下方的沟道转为开启，因此，无法决定浮动栅极是否被编程。
相对地，参考图6B具有非对称浮动栅极，对相邻而未被选择的字线施以5伏特，其不足以与选择的浮动栅极耦合。也就是说，每一浮动栅极因其非对称的结构，会与相邻的字线绝缘，因而可以决定对应于沟道的电流是否为编程浮动栅极的结果，而非其他字线产生的干扰，使得浮动栅极下方的沟道开启。
有鉴于前，本领域技术人员应当可以理解在本发明中，字线作为控制栅极及辅助栅极。因此，在本发明的元件中不需要使字线密度加倍以制造辅助栅极。
因此，不需要浅接合。非对称控制栅极本身可以产生一反向沟道以将源极/漏极偏压至元件中。更具体地说，在已知技术中，当对一控制栅极施加一大的栅极偏压时，会在栅极绝缘体的下方产生一反向沟道。因为本发明的耦合比高，一大的栅极(如字线)偏压将以一电压与浮动栅极耦合，使浮动栅极下方的沟道反向。因此，在本发明的浮动栅极下方的反向沟道作为源极/漏极。因此，本发明的存储器不需要浅接合。
再者，在此描述的存储器结构的最小单元尺寸为4F2，F表示特征尺寸(feature size)，其不需要浅接合，因此，对于元件缩小而言是特别可以预期的。
最后，根据本发明的元件呈现一高的耦合比及一大的操作容许范围。因为本发明具有高的耦合比，浮动栅极更容易负富勒-诺得汉编程及擦除。同样的，由于具有高的耦合比，对于一固定编程/偏压和持续期间，起始电压操作容许范围可以扩大。
本发明的优选实施例已揭示如前供说明及描述，其并非要限制本发明为前述的形式，本领域技术人员可以通过这里所揭示的实施例而了解其不同的变化和修饰。本发明的范围由权利要求的范围及其等价物所界定。
再者，为描述本发明代表的实施例，说明书以特定顺序步骤呈现本发明的方法和/或工艺，然而，此方法或工艺并非依赖在此公开的特定顺序步骤，此方法或工艺不应限定在所述的特定顺序步骤。可以为本领域技术人员所理解的是，其他顺序步骤也是可能的。因此，说明书中的特定顺序步骤不应是权利要求范围的限制。再者，针对本发明的方法和/或工艺的权利要求范围不应限定在其撰写的顺序步骤，且本领域技术人员可以轻易地理解顺序可能是有变化的，且仍不脱离本发明的精神和范围。
本领域技术人员应当可将上述的实施例变化而不脱离其广泛的发明内容。因此，可以理解的是本发明并非限定在公开的特定实施例中，其也包含在权利要求范围所界定的本发明的精神和范围内的修饰。
权利要求
1.一种存储器元件，包含一衬底；复数个位于该衬底之上且与该衬底绝缘的字线；以及浮动栅极，非对称地覆盖各个字线。
2.如权利要求1所述的存储器元件，其中该浮动栅极也覆盖该字线之间的区域。
3.如权利要求2所述的存储器元件，其中该浮动栅极以一隧道氧化层与该衬底分隔。
4.如权利要求1所述的存储器元件，其中在该字线中的一特定字线与其对应的浮动栅极之间的一耦合比足够导引形成该对应浮动栅极下方的一反向沟道。
5.如权利要求1所述的存储器元件，其中在该衬底和该字线中的一特定字线之间的一氧化层比在该衬底和一对应的浮动栅极之间的一氧化层较厚。
6.如权利要求1所述的存储器元件，其中一最小单元尺寸为4F2，F为一特征尺寸(feature size)。
7.如权利要求1所述的存储器元件，其中该存储器元件为一与非型快闪存储器。
8.一种与非型快闪存储器，包含一衬底；一第一字线和一第二字线，该第一字线与该第二字线互相分隔，且通过具有一第一厚度的一第一氧化层而置于该衬底之上，该第一和该第二字线具有底、顶及侧表面，其中该第一和该第二字线的该底表面与该第一氧化层接触；一第二氧化层，形成在该第一和该第二字线的该顶和该侧表面和该第一和该第二字线之间该衬底的一表面之上，该第二氧化层较该第一氧化层薄；以及一浮动栅极，形成在该第一字线该顶表面之上的该第二氧化层一部分之上，形成在该第一字线该侧表面一边之上的该第二氧化层全部之上，形成在该第一和该第二字线之间的衬底表面之上的该第二氧化层全部之上，且形成在该第二字线的该侧表面与该第一字线的该侧表面相对一面的部分该第二氧化层之上。
9.如权利要求8所述的与非型快闪存储器，其中该第二氧化层为一隧道氧化层。
10.如权利要求8所述的与非型快闪存储器，其中该第一字线与该浮动栅极之间的一耦合比足够导引形成该浮动栅极下方的该衬底中的一反向沟道。
11.如权利要求8所述的与非型快闪存储器，其中一最小单元尺寸为4F2，F为一特征尺寸(feature size)。
12.一种制造一浮动栅极存储器元件的方法，包含在一第一氧化层之上形成一字线，该第一氧化层形成于一衬底之上；在该字线暴露的表面之上形成一第二氧化层；以及在该字线之上形成一非对称浮动栅极，该浮动栅极覆盖部分该字线的一顶表面，全部覆盖该字线的一侧表面，且全部覆盖至另一字线连接的一相邻浮动栅极之间的一区域。
13.如权利要求12所述的方法，更包含沉积一夹层电介质(ILD)。
14.如权利要求13所述的方法，更包含移除部分该夹层电介质及直至该衬底的任何下层结构，且在该衬底中形成源极/漏极区域。
15.如权利要求14所述的方法，更包含将沉积于该夹层电介质之上的一金属线与该源极/漏极区域电性连接。
16.一种制造一浮动栅极存储器元件的方法，包含提供一衬底；在该衬底之上形成一第一氧化层；在该第一氧化层之上沉积一第一多晶硅层；选择性蚀刻该第一多晶硅层及该第一氧化层，以形成字线；在该字线及该衬底的暴露表面之上形成一第二氧化层；在该第二氧化层之上沉积一第二多晶硅层；图案化该第二多晶硅层；在该第二多晶硅层之上形成一第三氧化层；沉积一第四氧化层，其通过高密度等离子体沉积；移除部分该第四及该第三氧化层；以及选择性蚀刻剩余部分的该第四氧化层、该第三氧化层和该第二多晶硅层，留下与每一该字线连接的一非对称浮动栅极。
17.如权利要求16所述的方法，其中该第一氧化层较该第二氧化层厚。
18.如权利要求16所述的方法，更包含沉积一夹层电介质(ILD)。
19.如权利要求18所述的方法，更包含移除部分该夹层电介质及直至该衬底的一下层结构，且形成源极/漏极区域。
20.如权利要求19所述的方法，更包含将沉积于该夹层电介质之上的一金属线与该源极/漏极区域电性连接。
全文摘要
一种与非型(NAND)快闪存储器元件，包含覆盖在各个字线的非对称浮动栅极。透过此一特定浮动栅极与其各自的字线有效耦合，可使用一大的栅极(如字线)偏压将浮动栅极耦合到具有一电压，可将浮动栅极下方的沟道反向。在浮动栅极下方的反向沟道因此可以作为源极/漏极。因此，此存储器元件不需要一浅接面或一辅助栅极。再者，此存储器元件具有相对较低的浮动栅极至浮动栅极(FG－FG)干扰。
文档编号H01L23/522GK1921121SQ20061009374
公开日2007年2月28日 申请日期2006年6月16日 优先权日2005年8月23日
发明者施彦豪, 何家骅, 吕函庭, 赖二琨, 谢光宇 申请人:旺宏电子股份有限公司