一种soi基顶栅单电子晶体管及其制备方法

专利名称：一种soi基顶栅单电子晶体管及其制备方法
技术领域：
本发明涉及纳米电子器件及纳米加工技术领域，尤其涉及一种绝缘体上硅(SOI)基顶栅单电子晶体管及其制备方法。 豕忮不以互补性金属-氧化物-半导体(CMOS)器件为主流技术的集成电路 一直遵循着摩尔定律迅速发展，在2004年集成电路已进入卯nm技术节点。 随着特征尺寸进入到纳米级，传统的CMOS技术面临着越来越严重的挑 战，因此，基于新原理的纳米电子器件成为研究的热点。单电子晶体管具有尺寸小、速度快、功耗低、可大规模集成等优点， 而且具有十分广阔的应用前景，如可用来制备单电子存储器、单电子逻辑 电路、电流标准、电阻标准、温度标准、超灵敏静电计、微波或红外探测 器等。因此，单电子晶体管已经成为未来替代MOS晶体管的重要侯选器 件之一。一般情况下，单电子晶体管由绝缘衬底101、源102、漏103、隧道结 104、库仑岛105、隧道结106、栅介质107、栅108等部分构成，如图1 所示，图l为目前常规顶栅单电子晶体管的结构示意图。单电子晶体管的 核心部分是库仑岛105、隧道结104和隧道结106。库仑岛105由极微小 金属或半导体量子点颗粒构成，它在某一方向上分别通过两侧的隧道结 104和106与源102、漏103相连接。源102和漏103位于库仑岛105的 两側。隧道结104和106—般由绝缘层、异质结势垒、以及由界面态或外 加电压等引起的势场构成。栅起到调节岛的电化学势从而控制岛中的电子 数的作用。源102、漏103、栅108 —般由金属或掺杂半导体构成，与外 部连接。单电子晶体管要正常工作必须满足库仑岛的充电能大于热能的条件， 即一/2C》"r，其中^为玻尔兹曼常数，因此必须通过降低岛的电容C
来提高单电子晶体管的工作温度r，这样就必须通过尽量縮小隧道结面积特别是库仑岛尺寸来实现。因此，如何获得小尺寸的库仑岛结构，即隧道 结-库仑岛-隧道结结构是制备高温甚至常温单电子器件的关键。目前，在制备单电子晶体管的库仑岛结构时大多采用碳纳米管、金属 纳米颗粒、纳米金属氧化线、量子线材料或量子点材料等。例如，申请号为02244235.9或02157972.5的中国专利公开了一种采用碳纳米管制备库 仑岛结构的方法，申请号为03131772.3或00229474.5的中国专利公开了 一种采用金属纳米颗粒制备库仑岛结构的方法，申请号为02157972.5的中 国专利公开了一种釆用纳米金属氧化线制备库仑岛结构的方法，申请号为 01200510.X或03142350.7的中国专利公开了一种采用量子线材料制备库 仑岛结构的方法，申请号为01200511.8的中国专利公开了一种采用量子点 材料制备库仑岛结构的方法。利用上述制备的库仑岛结构制备的单电子晶体管一般都能获得较高 的工作温度，但是利用上述库仑岛结构制备单电子晶体管， 一般都存在制 备工艺复杂、制备成本高、制备效率低、可行性差及与传统CMOS工艺兼 容性差的缺点。发明内容(一) 要解决的技术问题 针对上述现有技术存在的不足，本发明的一个目的在于提供一种SOI基顶栅单电子晶体管，以提高单电子晶体管的可靠性及与传统CMOS工艺 的兼容性。本发明的另一个目的在于提供一种SOI基顶栅单电子晶体管的制备 方法，以简化制备工艺、降低制备成本和提高制备效率。(二) 技术方案为达到上述目的，本发明的技术方案是这样实现的一种绝缘体上硅SOI基顶栅单电子晶体管，该单电子晶体管包括库仑岛、位于库仑岛两侧的源和漏、连接库仑岛与源的隧道结、连接 库仑岛与漏的隧道结、位于库仑岛上面的栅介质和多晶硅栅、源上沉积的
源电极、漏上沉积的漏电极、以及顶栅上沉积的顶栅栅电极。所述库仑岛、源、漏、隧道结由SOI衬底的顶层硅制备而成。 所述SOI衬底包括硅基底，用于支撑整个单电子晶体管；埋氧层，用于绝缘隔离单电子晶体管与SOI衬底的硅基底； 顶层硅，用于制备单电子晶体管的库仑岛、源、漏和隧道结。 所述SOI衬底埋氧层的厚度为375nm，所述SOI衬底顶层硅的厚度为 30nm。一种SOI基顶栅单电子晶体管的制备方法，该制备方法采用图形依赖氧化方法，具体包括A、 对SOI衬底的顶层硅进行离子注入及快速退火；B、 在SOI衬底的顶层硅上涂敷电子抗蚀剂并前烘，采用电子束直写 曝光、显影及定影在电子抗蚀剂中形成两端连接有二维大面积图形的一维 线条图形；C、 将电子抗蚀剂图形作为掩模，刻蚀SOI衬底的顶层硅并去胶，在 SOI衬底的顶层硅中形成源-纳米线-漏图形；D、 对顶层硅中形成的源-纳米线-漏图形进行图形依赖氧化，使硅纳米 线转变为隧道结-库仑岛-隧道结结构；E、 淀积多晶硅薄膜；F、 涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝 光、显影和定影，在库仑岛上方留下光学抗蚀剂；G、 将光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形成多晶 硅栅；H、 涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝 光和显影，在源、漏、栅上方形成接触孔图形；I、 利用光学抗蚀剂图形作为掩模，腐蚀栅介质薄膜；J、在露出的源、漏、栅及未去除的光学抗蚀剂上淀积一层厚度小于光 学抗蚀剂厚度的金属电极材料；K、剥离光学抗蚀剂及其上方沉积的金属电极材料，对剥离后剩余的 金属电极材料进行退火处理，形成电极。
步骤A中所迷对SOI衬底的顶层砝进行离子注入及快逮退火包括向SOI衬底的顶层硅注入P"+离子，注入能量为30keV，注入剂量为 lxl015cm—2，然后在N/气氛中在110(TC温度下快速退火10秒。
步骤B中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括在SOI 衬底的顶层硅上用匀胶机涂敷正性电子抗蚀剂或负性电子抗蚀剂，涂敷转 速为6000转/分钟，涂敷时间为60秒。
所述正性电子抗蚀剂为PMMA或ZEP520;所述负性电子抗蚀剂为 SAL601或HSQ。
所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 PMMA或ZEP520,步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对 涂敷的PMMA或ZEP520正性电子抗蚀剂采用热板在180°C下前烘4分钟；
所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂 SAL601，步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对涂敷的 SAL601负性电子抗蚀剂采用热板在12(TC下前烘3分钟；
所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂HSQ， 步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对涂敷的HSQ负性电 子抗蚀剂采用热板在15(TC下前烘2分钟。所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 PMMA，步骤B中所述采用电子束直写曝光、显影及定影包括采用加速 电压为50KeV、电子束流为150pA、曝光剂量为400至800pC/cm2的电子 束光刻系统，对PMMA正性电子抗蚀剂进行电子束直写曝光，并釆用甲 基异丁基酮MIBK与异丙醇IPA的比例为1:3的显影液在室温下显影1至 3分钟，采用IPA在室温下定影30秒；
所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 ZEP520，步骤B中所述采用电子束直写曝光、显影及定影包括采用加 速电压为50KeV、电子束流为100pA、曝光剂量为80至150pC/cn^的电 子束光刻系统，对ZEP520正性电子抗蚀剂进行电子束直写曝光，并采用 乙酸戊酯或乙酸丁酯显影液在室温下显影1至3分钟，采用MIBK与IPA 的比例为89:11的定影液或纯MIBK定影液在室温下定影30秒；
所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂
SAL601,步骤B中所述采用电子束直写曝光、显影及定影包括采用加 速电压为50KeV、电子束流为50pA、曝光剂量为10至3(HiC/cn^的电子 束光刻系统，对SAL601负性电子抗蚀剂进行电子束直写曝光，并采用 MF CD-26显影液在室温下显影1至10分钟，釆用去离子水在室温下定影 1分钟；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂HSQ， 步骤B中所述采用电子束直写曝光、显影及定影包括采用加速电压为 50KeV、电子束流为200pA、曝光剂量为1000至2000nC/cm2的电子束光 刻系统，对HSQ负性电子抗蚀剂进行电子束直写曝光，并采用含2.5%的 四甲级氢氧化铵TMAH的水溶液在40至5(TC下显影1至2分钟，采用去 离子水在室温下定影1分钟。所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为化学放大抗蚀剂 SAL601，步骤B中所述采用电子束直写曝光及显影之间进一步包括对 曝光后的电子抗蚀剂SAL601进行后烘。所述对曝光后的电子抗蚀剂SAL601进行后烘包括:采用热板在12(TC 下后烘3分钟。步骤B中所述一维线条图形的长度为50至200nm，宽度为20至50nm。步骤C中所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为高密度电感 耦合等离子ICP刻蚀、反应离子刻蚀RIE或电子回旋共振ECR刻蚀，采 用的气体为CCU、 BC13、 CHF3、 SF6或CF2Cb。所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为ICP刻蚀，所述ICP 刻蚀采用CHF3/N2混合气体，CHF3的流量为60sccm， N2的流量为60sccm， 在400W射频功率下刻蚀60秒。步骤C和步骤G中所述的去胶方法包括干法氧等离子体RIE去胶、 湿法去胶或专用去胶液去胶。所述湿法去胶为采用浓H2S04+H202煮胶。步骤D中所述图形依赖氧化采用的的氧化温度为800至1200°C。步骤E中所述多晶硅薄膜的淀积方法为低压化学气相淀积LPCVD， 所述多晶硅薄膜的厚度为200nm。步骤F和步骤H中所述涂敷光学抗蚀剂包括用匀胶机涂敷厚度为1.5pm的光学抗蚀剂AZ9912、 AZ9918或AZ5214。步骤F和步骤H中所述对涂敷的光学抗蚀剂进行前烘为采用热板在 IOO"C下前烘100秒。所述光学抗蚀剂为AZ9912,步骤F和步骤H中所述对涂敷的光学抗 蚀剂进行光刻掩模版曝光和显影包括对光学抗蚀剂AZ9912在光刻机上 采用光刻掩模版掩蔽进行30秒的曝光，然后显影50秒。步骤G中所述刻蚀多晶硅薄膜所采用的刻蚀方法为高密度电感耦合 等离子ICP刻蚀或反应离子刻蚀R正，采用的气体为CHF3、 CF4、 SF6、 CC14、 BC1^CF2C12。所述刻蚀多晶硅薄膜所采用的刻蚀方法为ICP刻蚀，所述ICP刻蚀采 用CHF3气体，CHF3的流量为60sccm，在400W射频功率下刻蚀2分钟。步骤G中所述多晶硅栅的宽度为1至2^im。步骤H中所述在源、漏、栅上方形成的接触孔图形为长、宽分别为5 至50(Him的矩形图形。步骤I中所述栅介质薄膜为图形依赖氧化过程中所形成的Si02栅介质 薄膜；所述腐蚀栅介质薄膜采用氢氟酸缓冲液HF+NH4F+H20在常温下腐A,丄蚀。步骤J中所述淀积金属电极材料的方法为蒸发或溅射；所述金属电极 材料为Al-l°/。Si或Ti/TiN/Al-l%Si/TiN，其中Al-Si层厚度为l(im。步骤K中所述剥离光学抗蚀剂及其上方沉积的金属电极材料采用丙 酮超声进行；所述对剥离后剩余的部分进行退火处理的条件为在40(TC下在N2 中退火处理5分钟，然后在40(TC下在N2/H2混合气体中退火20分钟，最 后在40(TC下在N2中退火5分钟；或者所述对剥离后剩余的部分进行退火处理的条件为在40(TC下在 N2中退火处理30分钟。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果1、利用本发明，由于选用SOI衬底材料，通过采用电子束光刻(EBL)、 干法刻蚀、图形依赖氧化等方法在SOI衬底的顶层硅上制备SOI基顶栅单 电子晶体管，能够与传统CMOS工艺制备的器件或电路兼容，所以大大提 高了单电子晶体管的可靠性及与传统CMOS工艺的兼容性。2、 利用本发明提供的制备SOI基顶栅单电子晶体管的方法，大大简 化了制备工艺，降低了制备成本，提高了工艺稳定性和制备效率，非常有 利于本发明的广泛推广和应用。3、 本发明采用的电子束光刻技术是一种有效的纳米加工手段，具有 纳米级的分辨率，特别是在原子序数相对较小的衬底上，分辨率更高。本 发明利用电子束光刻技术制备出的硅纳米线具有纳米尺度，宽度为可达到 20至50nm，在图形依赖氧化后形成的库仑岛的直径可达到5至20nm，形 成的隧道结的宽度可达到1至5纳米，非常适合于制备单电子晶体管。4、 本发明采用电子束光刻只需制备出一维纳米线结构，进而釆用图 形依赖氧化的方法制备出小尺寸的"隧道结-库仑岛-隧道结"结构，避免了 直接采用电子束光刻制备出小尺寸的"隧道结-库仑岛-隧道结"结构的高难 度。5、 本发明釆用图形依赖氧化工艺，在形成小尺寸的库仑岛和隧道结 的同时，也同时生长出了高质量的栅介质，简化了工艺流程。6、 本发明使用位于库仑岛上方的顶栅，与采用位于库仑岛侧面的侧 栅相比，可以进一步降低器件尺寸。7、 本发明采用图形依赖氧化方法制备的单电子晶体管中库仑岛的总 电容可低于10aF，可以获得较高的操作温度。8、 利用本发明制备出的单电子晶体管具有相对较低的隧道电阻，从 几百KQ到几MQ，这对高速操作是非常有利的。


图1为目前常规顶栅单电子晶体管的结构示意图；图2为本发明提供的SOI基顶栅单电子晶体管的结构示意图；图3为本发明制备SOI基顶栅单电子晶体管总体技术方案的实现流程图；图4为本发明实施例中制备SOI基顶栅单电子晶体管的方法流程图； 图5为依照本发明实施例在SOI衬底的顶层硅上进行离子注入和快速退火的示意图；图6为依照本发明实施例在SOI衬底的顶层硅上涂敷电子抗蚀剂并前 烘的示意图；图7为依照本发明实施例对涂敷的电子抗蚀剂进行电子束直写曝光、 显影和定影的示意图；图8为依照本发明实施例利用电子抗蚀剂为掩模刻蚀SOI衬底顶层硅 并去胶的示意图；图9为依照本发明实施例对刻蚀形成的单电子晶体管图形进行图形依 赖氧化处理的示意图；图10为依照本发明实施例在图形依赖氧化后的顶层硅上淀积多晶硅 薄膜的示意图；图11为依照本发明实施例在淀积的多晶硅薄膜上涂敷光学抗蚀剂的 示意图；图12为依照本发明实施例对涂敷的光学抗蚀剂进行光刻掩模版曝光、 显影和定影的示意图；图13为依照本发明实施例采用光学抗蚀剂掩模进行掩蔽刻蚀多晶硅 薄膜并去胶的示意图；图14为依照本发明实施例涂敷光学抗蚀剂的示意图；图15为依照本发明实施例对涂敷的光学抗蚀剂进行光刻掩模版曝光、 显影和定影的示意图；图16为依照本发明实施例采用光学抗蚀剂掩模进行掩蔽腐蚀图形依 赖氧化形成的Si02介质的示意图；图17为依照本发明实施例淀积金属电极材料的示意图；图18为依照本发明实施例剥离、退火及形成电极的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。如图2所示，图2为本发明提供的SOI基顶栅单电子晶体管的结构示
意图，该SOI基顶栅单电子晶体管包括硅基底201、埋氧层202、源203、 漏204、隧道结205、库仑岛206、隧道结207、栅介质208、顶栅209、 源电极210、漏电极211和栅电极212。其中，硅基底201用于支撑整个单电子晶体管；埋氧层202用于绝缘 隔离单电子晶体管与SOI衬底的硅基底201。顶层硅用于制备单电子晶体 管的库仑岛206、源203、漏204、隧道结205和隧道结207。源203和漏 204位于库仑岛206的两侧，栅介质208和顶栅209位于库仑岛206的上 方。 一般情况下，SOI衬底埋氧层202的厚度为375nm， SOI衬底顶层硅 的原始厚度为30nm。 SOI衬底可采用n型或p型导电类型，可采用(100) 晶向或(111)晶向。基于图2所示的SOI基顶栅单电子晶体管结构示意图，图3示出了本 发明制备SOI基顶栅单电子晶体管总体技术方案的实现流程图，该制备方 法采用图形依赖氧化方法，该制备方法具体包括以下步骤-步骤301:对SOI衬底的顶层硅进行离子注入及快速退火； 步骤302:在SOI衬底的顶层硅上涂敷电子抗蚀剂并前烘，采用电子 束直写曝光、显影及定影在电子抗蚀剂中形成两端连接有二维大面积图形 的一维线条图形；步骤303:将电子抗蚀剂图形作为掩模，刻蚀SOI衬底的顶层硅并去 胶，在SOI衬底的顶层硅中形成源-纳米线-漏图形；步骤304:对顶层硅中形成的源-纳米线-漏图形进行图形依赖氧化，使硅纳米线转变为隧道结-库仑岛-隧道结结构； 步骤305:淀积多晶硅薄膜；步骤306:涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩 模版曝光、显影和定影，在库仑岛上方留下光学抗蚀剂；步骤307:将光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形 成多晶硅栅；步骤308:涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩 模版曝光和显影，在源、漏、栅上方形成接触孔图形；步骤309:利用光学抗蚀剂图形作为掩模，腐蚀栅介质薄膜；
步骤310:在露出的源、漏、栅及未去除的光学抗蚀剂上淀积一层厚度小于光学抗蚀剂厚度的金属电极材料；步骤311:剥离光学抗蚀剂及其上方沉积的金属电极材料，对剥离后 剩余的金属电极材料进行退火处理，形成电极。这种制备方法的关键工艺是图形依赖氧化方法，采用这种氧化方法可 以由一维纳米硅线制备出小尺寸的隧道结-库仑岛-隧道结结构。图形依赖氧化方法是一种与被氧化物的具体图形形状密切相关的氧化方法。 一维硅纳米线在800 120(TC干氧气氛中氧化时，氧原子会从图形 的顶部和侧面扩散，因而氧化更多地发生于图形的边缘附近；同时，硅线 中心区的氧化受到氧化过程中积累的应力的抑制，因此一维硅线两端氧化 最快，中间氧化较慢，这样就形成两端各有一隧道结的硅库仑岛，该势垒 是由量子尺寸效应引起的。本发明主要利用该氧化方法在SOI衬底的顶层 硅上制备小尺寸的库仑岛和隧道结，从而制备完整的SOI基顶栅单电子晶 体管。基于图3所述的制备SOI基顶栅单电子晶体管总体技术方案的实现流 程图，以下结合具体的实施例对本发明制备SOI基顶栅单电子晶体管的方 法进一步详细说明。实施例一如图4所示，图4为本发明实施例中制备SOI基顶栅单电子晶体管的 方法流程图，该方法包括以下步骤步骤401:对SOI衬底的顶层硅进行离子注入及快速退火。与本步骤对应的工艺流程如图5所示，图5为依照本发明实施例在SOI 衬底的顶层硅上进行离子注入和快速退火的示意图。图5中，SOI衬底从 下到上依次由硅基底1、 375nm厚的埋氧层2和30nm厚的顶层硅3三层 构成。所述对SOI衬底的顶层硅3进行离子注入及快速退火的目的是提高 SOI衬底顶层硅的导电性。所述离子注入的条件为注入P"+离子、注入能量为30keV、注入剂
量为lxl015cm—2。所述快速退火的条件为在N2气氛中在110(TC温度下快速退火10秒。步骤402:在SOI衬底的顶层硅上涂敷电子抗蚀剂并前烘。与本步骤对应的工艺流程如图6所示，图6为依照本发明实施例在S01 衬底的顶层硅上涂敷电子抗蚀剂并前烘的示意图。所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括在SOI衬底的顶层 硅上用匀胶机涂敷正性电子抗蚀剂或负性电子抗蚀剂。所述正性电子抗蚀 剂为PMMA或ZEP520;所述负性电子抗蚀剂为SAL601或HSQ。所述在SOI衬底的顶层硅3上涂敷电子抗蚀剂4的具体条件为涂敷 转速6000转/分钟、涂敷时间60秒。所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 PMMA或ZEP520，步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对 涂敷的PMMA或ZEP520正性电子抗蚀剂采用热板在18(TC下前烘4分钟；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂 SAL601，步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对涂敷的 SAL601负性电子抗蚀剂采用热板在12(TC下前烘3分钟；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂HSQ， 步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对涂敷的HSQ负性电 子抗蚀剂采用热板在15(TC下前烘2分钟。步骤403:采用电子束直写曝光、显影、定影在电子抗蚀剂中形成两 端连接有二维大面积图形的一维线条图形。与本步骤对应的工艺流程如图7所示，图7为依照本发明实施例对涂 敷的电子抗蚀剂进行电子束直写曝光、显影和定影的示意图。图7中，5 和6为电子抗蚀剂二维大面积图形，7为电子抗蚀剂一维线条图形，其中 一维线条图形7的具体尺寸为长度50至200nm、宽度20至50nm。所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 PMMA，步骤B中所述采用电子束直写曝光、显影及定影包括采用加速 电压为50KeV、电子束流为150pA、曝光剂量为400至800pC/cm2的电子 束光刻系统，对PMMA正性电子抗蚀剂进行电子束直写曝光，并采用甲 基异丁基酮(MIBK)与异丙醇(IPA)的比例为l:3的显影液在室温下显
影1至3分钟，采用IPA在室温下定影30秒；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 ZEP520，步骤B中所述采用电子束直写曝光、显影及定影包括采用加 速电压为50KeV、电子束流为100pA、曝光剂量为80至15(HiC/cm2的电 子束光刻系统，对ZEP520正性电子抗蚀剂进行电子束直写曝光，并采用 乙酸戊酯或乙酸丁酯显影液在室温下显影1至3分钟，釆用MIBK与IPA 的比例为89:11的定影液或纯MIBK定影液在室温下定影30秒；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂 SAL601，步骤B中所述采用电子束直写曝光、显影及定影包括采用加 速电压为50KeV、电子束流为50pA、曝光剂量为10至30jiC/ci^的电子 束光刻系统，对SAL601负性电子抗蚀剂进行电子束直写曝光，并采用 MF CD-26显影液在室温下显影1至10分钟，采用去离子水在室温下定影 1分钟；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂HSQ， 步骤B中所述采用电子束直写曝光、显影及定影包括采用加速电压为 50KeV、电子束流为200pA、曝光剂量为1000至2000pC/cm2的电子束光 刻系统，对HSQ负性电子抗蚀剂进行电子束直写曝光，并采用含2.5%的 四甲级氢氧化铵(TMAH)的水溶液在40至5(TC下显影1至2分钟，采 用去离子水在室温下定影1分钟。所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为化学放大抗蚀剂 SAL601，步骤B中所述采用电子束直写曝光及显影之间进一步包括对 曝光后的电子抗蚀剂SAL601进行后烘。所述对SAL601化学放大负性电 子抗蚀剂进行后烘的具体条件为采用热板在12(TC下烘烤3分钟。步骤404:将电子抗蚀剂图形作为掩模，刻蚀SOI衬底的顶层硅并去 胶，在SOI衬底的顶层硅中形成"源-纳米线-漏"图形。与本步骤对应的工艺流程如图8所示，图8为依照本发明实施例利用 电子抗蚀剂为掩模刻蚀SOI衬底顶层硅并去胶的示意图。图8中，8为源， 9为漏，IO为纳米线，源8、漏9、纳米线IO均由S0I衬底的顶层硅3构 成，其中硅纳米线10的具体尺寸为长度50至200nm、宽度20至50nm。所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为高密度电感耦合等离刻蚀RIE或电子回旋共振ECR刻蚀，采用的气体 为CCl4、 BC13、 CHF3、 SF6或CF2Cl2。所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为ICP刻蚀，所述ICP 刻蚀釆用CHF3/N2混合气体，CHF3的流量为60sccm， N2的流量为60sccm， 在400W射频功率下刻蚀60秒。所述去胶的方法包括干法氧等离子(RIE)去胶、湿法去胶、专用去胶液去胶。所述湿法去胶为采用浓H2S04+H202煮胶。所述ICP刻蚀的具体条件为采用CHF3/N2混合气体，CHF3的流量为60sccm， &的流量 为60sccm，在400W射频功率下刻蚀60秒。步骤405:对顶层硅中形成的源-纳米线-漏图形进行图形依赖氧化，使 硅纳米线转变为隧道结-库仑岛-隧道结结构。与本步骤对应的工艺流程如图9所示，图9为依照本发明实施例对刻 蚀形成的单电子晶体管图形进行图形依赖氧化处理的示意图。图9中，11为图8中的源8在氧化之后厚度减薄了的源，12为图8 中的漏9在氧化之后厚度减薄了的漏，13、 15为图7中的纳米线10的两 端在氧化之后形成的两个隧道结，14为图8中的纳米线10的中心区在氧 化之后形成的库仑岛，16为氧化之后在顶层硅的上面和侧面生成的Si02 介质，该Si02介质直接作为单电子晶体管的栅介质。库仑岛14的直径为 5至20nm，隧道结13、 15的宽度为1至5纳米。所述图形依赖氧化采用 的氧化温度为800至1200°C 。步骤406:淀积多晶硅薄膜。与本步骤对应的工艺流程如图IO所示，图IO为依照本发明实施例在 图形依赖氧化后的顶层硅上淀积多晶硅薄膜的示意图。图10中，多晶硅 薄膜17的厚度为200nm。所述多晶硅薄膜的淀积方法为低压化学气相淀 积(LPCVD)。步骤407:涂敷光学抗蚀剂并前烘。与本步骤对应的工艺流程如图11所示，图11为依照本发明实施例在淀积的多晶硅薄膜上涂敷光学抗蚀剂的示意图。所述涂敷光学抗蚀剂包 括用匀胶机涂敷厚度为1.5lam的光学抗蚀剂AZ9912、AZ9918或AZ5214; 所述对涂敷的光学抗蚀剂进行前烘为采用热板在IO(TC下前烘100秒。
步骤408:光刻掩模版曝光、显影、定影，在库仑岛上方留下光学抗 蚀剂。与本步骤对应的工艺流程如图12所示，图12为依照本发明实施例对 涂敷的光学抗蚀剂进行光刻掩模版曝光、显影和定影的示意图。图12中，19、 20为曝光、显影、定影后留下的光学抗蚀剂，其中19 的宽度为l至2pm，位于库仑岛的正上方。所述光学抗蚀剂为AZ9912， 所述对涂敷的光学抗蚀剂进行光刻掩模版曝光、显影、定影的具体条件包 括:对光学抗蚀剂AZ9912在光刻机上采用光刻掩模版掩蔽进行30秒的曝 光，然后用AZ9912的专用显影液在室温下显影50秒，用去离子水在室温 下定影30秒。步骤409:将光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形 成多晶硅栅。与本步骤对应的工艺流程如图13所示，图13为依照本发明实施例采 用光学抗蚀剂掩模进行掩蔽刻蚀多晶硅薄膜并去胶的示意图。图13中， 21、 22为刻蚀多晶硅薄膜并去胶后形成的多晶硅栅，其中21的宽度为1 至2pm，位于库仑岛的正上方。所述刻蚀多晶硅薄膜所采用的刻蚀方法为 高密度电感耦合等离子(ICP)刻蚀或反应离子刻蚀(RIE)，采用的气体 为CHF3、 CF4、 SF6、 CC14、 BCl3或CF2Cl2。所述ICP刻蚀的具体条件为采用CHF3气体，CHF3的流量为60sccm， 在400W射频功率下刻蚀2分钟。所述去胶的方法包括干法氧等离子(RIE)去胶、湿法去胶、专用 去胶液去胶。所述湿法去胶为采用浓H2S04+H202煮胶。步骤410:涂敷光学抗蚀剂并前烘。与本步骤对应的工艺流程如图14所示，图14为依照本发明实施例涂 敷光学抗蚀剂的示意图。所述涂敷光学抗蚀剂包括用匀胶机涂敷厚度为1.5pm的光学抗蚀剂 AZ9912、 AZ9918或AZ5214;所述对涂敷的光学抗蚀剂进行前烘为采用 热板在IOO'C下前烘100秒。步骤411:光刻掩模版曝光、显影、定影，在源、漏、栅上方形成接触孔图形。与本步骤对应的工艺流程如图15所示，图15为依照本发明实施例对 涂敷的光学抗蚀剂进行光刻掩模版曝光、显影和定影的示意图。图15中，在源、漏、栅上方形成的接触孔图形为长、宽分别为5至 500pm的矩形图形。所述光学抗蚀剂为AZ9912，所述对涂敷的光学抗蚀剂进行光刻掩模 版曝光、显影、定影的具体条件包括对光学抗蚀剂AZ9912在光刻机上 采用光刻掩模版掩蔽进行30秒的曝光，然后用AZ9912的专用显影液在室 温下显影50秒，用去离子水在室温下定影30秒。步骤412:利用光学抗蚀剂图形作为掩模，腐蚀栅介质薄膜。与本步骤对应的工艺流程如图16所示，图16为依照本发明实施例采用光学抗蚀剂掩模进行掩蔽腐蚀图形依赖氧化形成的Si02介质的示意图。 所述栅介质薄膜为图形依赖氧化过程中所形成的Si02栅介质薄膜(见图9、图13、图14中的Si02介质16);所述腐蚀栅介质薄膜16可采用氢 氟酸缓冲液HF+NH4F+H20在常温下腐蚀。步骤413:在露出的源、漏、栅及未去除的光学抗蚀剂上淀积一层厚 度小于光学抗蚀剂厚度的金属电极材料。与本步骤对应的工艺流程如图17所示，图17为依照本发明实施例淀 积金属电极材料的示意图。所述沉积金属电极材料24的方法为蒸发或溅 射，所述金属电极材料24为Al-l%Si或Ti/TiN/Al-l%Si/TiN,其中Al-Si 层厚度为lpm。步骤414:剥离光学抗蚀剂及其上方沉积的金属电极材料，对剥离后 剩余的金属电极材料进行退火处理，在顶层硅与金属材料之间、多晶硅与 金属材料之间形成欧姆接触，形成电极，完成SOI基顶栅单电子晶体管的制备。与本步骤对应的工艺流程如图18所示，图18为依照本发明实施例剥 离、退火及形成电极的示意图。图18中，25为源11上的源电极，26为 漏12上的漏电极，27为顶栅22上的顶栅电极。步骤314中所述剥离光学 抗蚀剂及其上方沉积的金属电极材料采用丙酮超声进行。所述对剥离后剩 余的金属电极材料进行退火处理的条件为在40(TC的N2中退火处理5分 钟，然后在40(TC的N2/H2混合气体中退火20分钟，最后在400。C的N2 中退火5分钟；或者所述对剥离后剩余的金属电极材料进行退火处理的条件为在40(TC的N2中退火处理30分钟。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 己，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、 一种绝缘体上硅SOI基顶栅单电子晶体管，其特征在于，该单电子晶体管包括库仑岛、位于库仑岛两侧的源和漏、连接库仑岛与源的隧道结、连接 库仑岛与漏的隧道结、位于库仑岛上面的栅介质和多晶硅栅、源上沉积的 源电极、漏上沉积的漏电极、以及顶栅上沉积的顶栅栅电极。
2、 根据权利要求l所述的SOI基顶栅单电子晶体管，其特征在于，所述库仑岛、源、漏、隧道结由SOI衬底的顶层硅制备而成。
3、 根据权利要求2所述的SOI基顶栅单电子晶体管，其特征在于，所述SOI衬底包括硅基底，用于支撑整个单电子晶体管；埋氧层，用于绝缘隔离单电子晶体管与SOI衬底的硅基底；顶层硅，用于制备单电子晶体管的库仑岛、源、漏和隧道结。
4、 根据权利要求3所述的SOI基顶栅单电子晶体管，其特征在于， 所述SOI衬底埋氧层的厚度为375nm，所述SOI衬底顶层硅的厚度为 30nm。
5、 一种SOI基顶栅单电子晶体管的制备方法，其特征在于，该制备方法采用图形依赖氧化方法，具体包括A、 对SOI衬底的顶层硅进行离子注入及快速退火；B、 在SOI衬底的顶层硅上涂敷电子抗蚀剂并前烘，采用电子束直写 曝光、显影及定影在电子抗蚀剂中形成两端连接有二维大面积图形的一维 线条图形；c、将电子抗蚀剂图形作为掩模，刻蚀SOI衬底的顶层硅并去胶，在 SOI衬底的顶层硅中形成源-纳米线-漏图形；D、 对顶层硅中形成的源-纳米线-漏图形进行图形依赖氧化，使硅纳米 线转变为隧道结-库仑岛-隧道结结构；E、 淀积多晶硅薄膜；F、 涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝 光、显影和定影，在库仑岛上方留下光学抗蚀剂； G、 将光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形成多晶硅栅；H、 涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝 光和显影，在源、漏、栅上方形成接触孔图形；I、 利用光学抗蚀剂图形作为掩模，腐蚀栅介质薄膜；J、在露出的源、漏、栅及未去除的光学抗蚀剂上淀积一层厚度小于光 学抗蚀剂厚度的金属电极材料；K、剥离光学抗蚀剂及其上方沉积的金属电极材料，对剥离后剩余的 金属电极材料进行退火处理，形成电极。
6、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤A中所述对SOI衬底的顶层硅进行离子注入及快速退火包 括向SOI衬底的顶层硅注入P"+离子，注入能量为30keV，注入剂量为 lxl015cm—2，然后在N2气氛中在1100。C温度下快速退火10秒。
7、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤B中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括在SOI衬底的顶层硅上用匀胶机涂敷正性电子抗蚀剂或负性电子抗 蚀剂，涂敷转速为6000转/分钟，涂敷时间为60秒。
8、 根据权利要求7所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，所述正性电子抗蚀剂为PMMA或ZEP520;所述负性电子抗蚀 剂为SAL601或HSQ。
9、 根据权利要求8所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 PMMA或ZEP520，步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对 涂敷的PMMA或ZEP520正性电子抗蚀剂采用热板在180°C下前烘4分钟;所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂 SAL601,步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对涂敷的 SAL601负性电子抗蚀剂采用热板在12(TC下前烘3分钟；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂HSQ， 步骤B中所述对涂敷的电子抗蚀剂进行前烘包括对涂敷的HSQ负性电子抗蚀剂采用热板在15(TC下前烘2分钟。
10、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 PMMA，步骤B中所述釆用电子束直写曝光、显影及定影包括采用加速 电压为50KeV、电子束流为150pA、曝光剂量为400至800|iC/cm2的电子 束光刻系统，对PMMA正性电子抗蚀剂进行电子束直写曝光，并采用甲 基异丁基酮MIBK与异丙醇IPA的比例为1:3的显影液在室温下显影1至 3分钟，采用IPA在室温下定影30秒；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为正性电子抗蚀剂 ZEP520，步骤B中所述采用电子束直写曝光、显影及定影包括采用加 速电压为50KeV、电子束流为100pA、曝光剂量为80至150nC/ci^的电 子束光刻系统，对ZEP520正性电子抗蚀剂进行电子束直写曝光，并采用 乙酸戊酯或乙酸丁酯显影液在室温下显影1至3分钟，采用MIBK与IPA 的比例为89:11的定影液或纯MIBK定影液在室温下定影30秒；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂 SAL601，步骤B中所述采用电子束直写曝光、显影及定影包括釆用加 速电压为50KeV、电子束流为50pA、曝光剂量为10至30(iC/cn^的电子 束光刻系统，对SAL601负性电子抗蚀剂进行电子束直写曝光，并采用 MF CD-26显影液在室温下显影1至10分钟，采用去离子水在室温下定影 1分钟；所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为负性电子抗蚀剂HSQ， 步骤B中所述采用电子束直写曝光、显影及定影包括采用加速电压为 50KeV、电子束流为200pA、曝光剂量为1000至2000pC/cm2的电子束光 刻系统，对HSQ负性电子抗蚀剂进行电子束直写曝光，并采用含2.5%的 四甲级氢氧化铵TMAH的水溶液在40至5(TC下显影1至2分钟，采用去 离子水在室温下定影1分钟。
11、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为化学放大抗蚀剂 SAL601，步骤B中所述采用电子束直写曝光及显影之间进一步包括 对曝光后的电子抗蚀剂SAL601进行后烘。
12、 根据权利要求11所述的SOI基顶栅单电子晶体管的制备方法， 其特征在于，所述对曝光后的电子抗蚀剂SAL601进行后烘包括采用热板在120'C下后烘3分钟。
13、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤B中所述一维线条图形的长度为50至200nm,宽度为20 至50謹。
14、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤C中所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为高密 度电感耦合等离子ICP刻蚀、反应离子刻蚀RIE或电子回旋共振ECR刻 蚀，采用的气体为CCU、 BC13、 CHF3、 SF6或CF2Cl2。
15、 根据权利要求14所述的SOI基顶栅单电子晶体管的制备方法， 其特征在于，所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为ICP刻蚀， 所述ICP刻蚀采用CmVN2混合气体，CHF3的流量为60sccm， N2的流量 为60sccm，在400W射频功率下刻蚀60秒。
16、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤C和步骤G中所述的去胶方法包括干法氧等离子体RIE去胶、湿法去胶或专用去胶液去胶。
17、 根据权利要求16所述的方法，其特征在于，所述湿法去胶为采用浓H2S04+H202煮胶。
18、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤D中所述图形依赖氧化采用的的氧化温度为800至120(TC 。
19、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤E中所述多晶硅薄膜的淀积方法为低压化学气相淀积 LPCVD，所述多晶硅薄膜的厚度为200nm。
20、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤F和步骤H中所述涂敷光学抗蚀剂包括用匀胶机涂敷厚度为1.5pm的光学抗蚀剂AZ9912、 AZ9918或 AZ5214。
21、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤F和步骤H中所述对涂敷的光学抗蚀剂进行前烘为采用热 板在IO(TC下前烘100秒。
22、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，所述光学抗蚀剂为AZ9912，步骤F和步骤H中所述对涂敷的 光学抗蚀剂进行光刻掩模版曝光和显影包括对光学抗蚀剂AZ9912在光刻机上采用光刻掩模版掩蔽进行30秒的曝 光，然后显影50秒。
23、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤G中所述刻蚀多晶硅薄膜所采用的刻蚀方法为高密度电感 耦合等离子ICP刻蚀或反应离子刻蚀R正，采用的气体为CHF3、 CF4、 SF6、 CC14、 BCljCF2Cl2。
24、 根据权利要求23所述的SOI基顶栅单电子晶体管的制备方法， 其特征在于，所述刻蚀多晶硅薄膜所采用的刻蚀方法为ICP刻蚀，所述ICP 刻蚀采用CHF3气体，CHF3的流量为60sccm，在400W射频功率下刻蚀2 分钟。
25、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤G中所述多晶硅栅的宽度为1至2pm。
26、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤H中所述在源、漏、栅上方形成的接触孔图形为长、宽分 别为5至50(Him的矩形图形。
27、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤I中所述栅介质薄膜为图形依赖氧化过程中所形成的Si02 栅介质薄膜；所述腐蚀栅介质薄膜釆用氢氟酸缓冲液HF+NH4F+H20在常温下腐蚀。
28、 根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤J中所述淀积金属电极材料的方法为蒸发或溅射；所述金属电极材料为Al-l%Si或Ti/TiN/Al-l%Si/TiN，其中Al-Si层厚 度为l,。
29、根据权利要求5所述的SOI基顶栅单电子晶体管的制备方法，其 特征在于，步骤K中所述剥离光学抗蚀剂及其上方沉积的金属电极材料采 用丙酮超声进行；所述对剥离后剩余的部分进行退火处理的条件为在400。C下在N2 中退火处理5分钟，然后在40(TC下在N2/H2混合气体中退火20分钟，最 后在40(TC下在N2中退火5分钟；或者所述对剥离后剩余的部分进行退火处理的条件为在40(TC下在 N2中退火处理30分钟。
全文摘要
本发明公开了一种绝缘体上硅SOI基顶栅单电子晶体管，该单电子晶体管包括库仑岛、位于库仑岛两侧的源和漏、连接库仑岛与源和漏的两个隧道结、位于库仑岛上面的栅介质和多晶硅栅、源上沉积的源电极、漏上沉积的漏电极、以及顶栅上沉积的顶栅栅电极。本发明同时公开了一种SOI基顶栅单电子晶体管的制备方法。利用本发明，大大提高了单电子晶体管的可靠性及与传统CMOS工艺的兼容性，简化了制备工艺、降低了制备成本，并提高了制备效率。
文档编号H01L29/423GK101123274SQ20061011210
公开日2008年2月13日 申请日期2006年8月9日 优先权日2006年8月9日
发明者明 刘, 陈宝钦, 陈杰智, 龙世兵 申请人:中国科学院微电子研究所