专利名称：集成电路及其测试方法
技术领域：
本发明涉及一种集成电路、例如ASIC的测试，更具体地，涉及一种用于实现对时钟域(clock domain)之间的路径的测试的集成电路，及其测试方法。
背景技术：
当制造被设计和制造用于特殊用途的特定用途集成电路(ASIC)时，广泛地进行了利用LSSD锁存器的LSSD(电平敏感扫描设计)扫描测试(下文中，简称为LSSD测试)，作为判断芯片兼容或不兼容的方法。
图7是用于进行LSSD测试的电路结构的示意图。
如图7中所示，在芯片(集成电路)中分别提供LSSD锁存器(触发器)200给每个组合电路(受测试的电路)的输入和输出侧，以便进行LSSD测试。此外，在芯片中的全部LSSD锁存器200通过多个扫描链(chain)连接。
通过使作为主锁存器201和副锁存器202的两个D锁存器结合来构造LSSD锁存器200。主锁存器201包括A时钟的输入、利用A时钟控制的扫描输入、C时钟的输入以及利用C时钟控制的数据输入。副锁存器202连接B时钟。当B时钟处于高电平时，主锁存器201的数据输入到副锁存器202。
在正常工作时，A时钟固定在低电平处，并利用B和C时钟保持数据。另一方面，当执行LSSD测试时，A和B时钟用来输入测试模式(测试数据)和用来输出测试结果。
对图7中的电路的静态LSSD测试的顺序如下。
首先，利用A和B时钟通过扫描链，在LSSD锁存器200的输入侧设定测试模式(以下称，扫描加载)。在结束扫描加载后，到达(hit)C时钟并且把组合电路的输出捕获在输出侧的LSSD锁存器200中。随后，通过扫描输出观察在LSSD锁存器200中所捕获的值(以下称，扫描卸载(scan unload))。能够通过使由该扫描卸载所得到的值与预先计算出来的预期值比较，来判断在每个组合电路中的逻辑是否正确。
现今，逐步发展成不仅集成电路、例如ASIC被构造成更大规模和具有更高密度，而且集成电路还以更高的速度来工作。尤其是，制造工艺已变得更加复杂，而且步骤的数量逐渐增加。因此，半导体的速度的不均衡已变得相差很大。由此，必须不仅要检查逻辑是否正确，而且还要检查在工作时电路是否按时钟频率正常工作。从而，在工作状态(以一定速度)下进行电路的测试而不是类似于上面的静态测试是很重要的。然而，当从作为外部装置的大规模集成(LSI)测试器中直接提供LSSD测试中的工作时钟时，在图7中所示结构的情况下，很难进行工作测试。这是因为从LSI测试器中所提供的工作时钟比集成电路(芯片)的初始工作时钟(内部频率)慢。
因此，为了进行在速测试，测试需要利用与LSI的实际工作中的工作时钟(例如，在LSI中的PLL电路中所产生的时钟)相同的工作时钟来进行。然而，尽管在LSI中已实现了在时钟域内对锁存器-锁存器路径(即，在同一时钟下工作的一部分电路)的在速测试，但还没有实现不同时钟域之间的锁存器-锁存器路径(以下称，交叉域路径)的在速测试。此外，从不同类型的界面之间的数据转移速率的观点来看，目前测试不同时钟域之间的转移速率变得更加重要。
作为对扫描不同时钟域的一部分电路进行测试的传统技术，有一种称为AC延迟测试的测试方法。这是一种通过从测试器提供大约50MHz的释放时钟和捕获时钟来测试交叉域路径的方法。此外，作为另一种传统技术，已提出一种用来通过利用用于测试的时钟(以下称，测试时钟)进行测试的方法和装置(例如，参考日本专利译文公开No.2003-513286)。在该文献中所引用的传统技术中，测试时钟用作捕获时钟，而每个域的局部时钟(由PLL电路所产生的实际工作中的时钟)用作释放时钟。因此，能够通过安排如何快速地使释放时钟到达捕获时钟，可以在类似于实际工作的状态下进行测试。
如上所述，对于已更加改善其性能以及已提高了其速度的现今的集成电路来说，不仅检查逻辑是否正确的静态测试而且用以保证交流(AC)工作的测试都变得日益重要。在通过从LSI测试器输入工作时钟(测试时钟)而进行的测试中，由于工作时钟慢，所以不能提高测试的精确性，由此导致在出货后合格率恶化。由此，需要进行利用与LSI的实际工作相同的时钟来进行测试的在速测试。然而，还没有实现对时钟域路径的在速测试。
在传统上进行的AC延迟测试中，利用作为图7中所示的LSSD测试中的工作时钟的B和C时钟来进行释放-捕获操作。然而，存在这样的问题，即由于这些时钟并未用在实际工作中而不能精确地设定定时(timing)(所谓的定时生成)，以及对从测试器通道提供时钟起的时钟到达锁存器的时间的控制方面存在巨大的差异。
在专利文献1中所引证的传统技术中，在LSI中提供复杂的测试控制电路以便进行测试。因此，尽管能够在类似于在速测试的状态下进行测试，但仍存在LSI的电路规模变大而定时截止变难的问题。
发明内容
考虑到上述技术问题而产生了本发明，本发明的一个目的是实现对交叉域路径的在速测试。
利用下列电路结构来实现要得到上述目的的本发明。该集成电路包括第一触发器，其利用第一时钟信号工作并且能够进行刷新(flush)操作；第二触发器，其利用第二时钟信号工作、连接与第一触发器的输出相连的组合电路、并且能够进行刷新操作；第三触发器，其利用第二时钟工作并且连接第一触发器的输入；以及第四触发器，其利用第一时钟信号工作并且连接第二触发器的输出。然后，按下述模式对第一和第二触发器之间的路径以及与它们相关的时钟进行测试测试数据利用来自第三触发器的第二时钟信号来释放、通过第一触发器刷新、并在第二触发器中捕获的测试模式；以及测试数据利用来自第一触发器的第一时钟信号来释放、通过第二触发器刷新、并在第四触发器中捕获的测试模式。此时，第一和第二触发器之间的路径是交叉域路径。
更具体地，第一和第二触发器可以由MUXSCAN触发器或用于LSSD扫描测试的LSSD锁存器构成。此外，第三触发器可以是在功能上所使用的触发器，其位于第一触发器附近并且包含在利用第二时钟信号工作的域中。当这种触发器不存在于系统中时，能够提供一种专用于释放或捕获测试数据的触发器作为第三触发器。类似地，第四触发器可以是在功能上所使用的触发器，其位于第二触发器附近并且包含在利用第一时钟信号工作的域中。当这种触发器不存在于系统中时，能够提供一种专用于释放或捕获测试数据的触发器作为第四触发器。
应注意，在第一触发器所属的时钟域中在速测试时对第一触发器的捕获进行在速测试。此外，在第二触发器所属的时钟域中在速测试时对第二触发器的释放进行在速测试。
而且，本发明理解为在如上所构造的集成电路中的测试方法。
为了更全面地理解本发明及其优点，现在结合附图来参考下列说明。
图1是说明根据一个实施例的测试方法的原理的电路图。
图2是用于该实施例的测试的触发器的结构示图。
图3是在ASIC芯片上的图1中所示的电路的位置关系图的示图。
图4是根据本实施例用来实现测试的电路结构的一个例子的示图。
图5是说明在图4中所示的电路结构中的第一测试模式的图。
图6是说明在图4中所示的电路结构中的第二测试模式的图。
图7示出了用来执行LSSD测试的电路结构的示意图。
具体实施例方式
下文中，参考附图，将详细说明本发明的优选实施方式(以下称，实施例)。
首先，将说明概要。为了执行LSI的在速测试，根据从用以传输集成电路(芯片)的工作时钟的芯片中的PLL电路(时钟产生电路)输出的脉冲，需要产生具有与芯片的内部频率相对应的时间间隔的释放和捕获时钟。然而，当对扫描不同时钟域的交叉域路径进行测试时，在该交叉域路径的两端处的触发器按照在不同PLL电路中所产生的时钟分别工作。因而，极难控制释放和捕获时钟的时间间隔。
因此，本发明基于下列观点实现了交叉域路径的在速测试。
(1)假设在测试时，域之间的路径是“域内的路径”。
(2)在测试时，在一个PLL中产生该路径的释放和捕获时钟。
(3)不插入多路转换器(multiplexer)来实现(1)和(2)。换句话说，不进行时钟线的选通。
图1是说明根据本实施例的测试方法的原理的电路图。
在图1中，DFF(触发器)1根据时钟信号CLK1来工作，DFF3和2根据时钟信号CLK2来工作。由不同的锁相(PLL)电路分别产生时钟CLK1和时钟CLK2。此外，DFF1数据输出管脚通过组合电路连接到DFF2数据输入管脚。
如图1中所看到的，在DFF3和2之间插入DFF1、即CLK1域的触发器，DFF3和2都是CLK2域的触发器。由此，集中了从DFF3至DFF2的路径(DFF1刷新)，利用时钟信号CLK2进行释放和捕获工作(图1中用箭头所示的路线)。
也就是，在交叉域路径的释放触发器之前(在上游侧)设置由与捕获触发器的时钟信号相同的时钟信号驱动的触发器。通过该触发器，释放测试数据。
值得注意的是，DFF3位于图1中的DFF1附近，并且可以从利用时钟信号2所驱动的用户锁存器(功能上所使用的触发器)任意地选择。此外，当没有发现适当的用户锁存器时，可以特别提供专用于测试的DFF3。
图2是用于该实施例的测试的MUXSCAN触发器的结构示图。
在图2中，当FLUSH等于1时，OR电路OR1和OR2的输出都变为“1”。由此，两个锁存器M和S变成刷新状态。在这种状态下，当SGN在多路转换器M1中设定为0时，在图2所示的电路中数据从SI刷新到Q。
顺便说一句，图中的触发器仅仅是具有刷新模式的MUXSCAN触发器的结构的例子。在本实施例中，位于交叉域路径的两端处的触发器具有从数据输入至数据输出的刷新模式(或穿过(through)模式)是基本的，但此结构不限于图2中所示的这一种。由于用于LSSD测试的LSSD锁存器可以最初进行刷新操作，所以取代图2中所示的MUXSCAN触发器，例如在本实施例中使用LSSD用于测试也是没关系的。
图3是ASIC芯片上的图1中所示的电路的位置关系图的示图。
图3中示出了CLK1域和CLK2域的时钟树型结构。使CLK1域的DFF1连接CLK2域的DFF2的路径PO是测试条件下的目标路径。此时，可以看到，CLK2域的DFF3位于DFF1附近。在这种电路结构中，通过从DFF3中释放测试数据以及通过在DFF2中将其捕获来进行对路径PO的在速测试。
图4是根据本实施例用来实现测试的电路结构的一个例子的示图。
在图4中，DFF1和4是利用时钟信号CLK1驱动的触发器。此时，DFF2和3是利用时钟信号CLK2驱动的触发器。此外，在DFF1和2之间的路径PO是目标路径。DFF3是CLK2域的电路，如上所述，其通过CLK2来驱动。然而，为便于说明本实施例的测试方法，在CLK1域侧示例了DFF3。
在图1和3中所示的电路图中，为了说明测试的主旨，仅仅在DFF1的上流侧示例了用于测试的触发器3。然而，在该结构的情况下，可以仅利用CLK2进行对目标路径的在速测试。实际上，也需要利用CLK1进行测试的结构。由此，在图4中所示的结构中，在DFF2的下流侧设置用于测试的类似DFF3的触发器4。该DFF4是CLK1域的电路，如上所述，其通过利用CLK1来驱动。然而，为便于说明本实施例的测试方法，在CLK2域侧示例了DFF4。
参考图4，此外，DFF3的Q输出连接在CLK1域侧上的DFF1的SI。而且，DFF2的Q输出连接在CLK2域侧上的DFF4的SI。然后，在CLK1域和CLK2域之间的边界上方，用路径PO使DFF1的Q输出连接DFF2的SYSIN。
如上所述，在本实施例中，图4中所示的路径PO是测试目标。然而，实际上，必须考虑含有时钟线的测试目标。时钟线由在图中用虚线所示的信号传播路径和用交替的长短虚线所示的信号传播路径构成。换句话说，考虑到在路径PO中的信号传播，进行下列工作。脉冲(时钟信号)CLK1沿虚线所示的路径传播，并且达到DFF1的CLK管脚。响应该脉冲，数据从DFF1的Q出发，并通过沿路径PO传播达到DFF2的SYSIN。另一方面，脉冲(时钟信号)CLK2沿用交替的长短虚线所示的路径传播，并且达到DFF2的CLK。响应该脉冲，DFF2锁存已到达SYSIN的数据。
考虑到上述内容，对DFF1和2之间的路径进行在速测试意味着测试下列四个点(A)DFF1在速捕获数据。
(B)DFF1在速释放数据。
(C)DFF2在速捕获数据。
(D)DFF2在速释放数据。
由于不可能同时进行上述四个测试，所以通过分成多种模式来进行测试。此时，在CLK1域内和CLK2域内的在速测试中在速进行测试(A)和(D)。因此，下文中，将依次说明测试(B)和(C)。
(第一测试模式)在第一测试模式下，测试DFF2中的数据捕获。
图5是说明在图4中所示的电路结构中的第一测试模式的图。
在图5中，在DFF1中FLUSH等于1，在DFF2中FLUSH等于0。因此，DFF1刷新输入的数据，同时DFF2在不刷新的情况下捕获输入的数据。
在这种模式下，在DFF3中首先设定测试数据。然后，在接收到输入DFF3的CLK2时释放DFF3中的测试数据。此时，由于DFF1将测试数据从SI刷新为Q，所以事实上是数据传输到路径PO。然后，在接收到输入DFF2的CLK2时释放DFF2中的测试数据。
通过上述过程，在速(CLK2)测试了通过DFF2的数据捕获。换句话说，进行了上述测试(C)。顺便说一下，根据系统设计者假设的速度而计算出来的频率可以用于这种模式下的测试的频率。
(第二测试模式)在第二测试模式中，测试DFF1中的数据的释放。
图6是说明在图4中所示的电路结构中的第二测试模式的图。
在图6中，在DFF1中FLUSH等于0，在DFF2中FLUSH等于1。因此，DFF1在不刷新的情况下保持输入的数据，DFF2刷新输入的数据。
在这种模式下，在DFF1中首先设定测试数据。然后，在接收到输入DFF1的CLK1时释放DFF1中的测试数据。此时，DFF2将测试数据从SYSIN刷新为Q。然后，在接收到输入DFF4的CLK1时释放DFF4中的测试数据。
通过上述过程，在速(CLK1)测试了通过DFF1的数据释放。换句话说，进行了上述测试(B)。顺便说一下，如在第一测试模式的情况下，根据系统设计者假设的速度而计算出来的频率可以用于在这种模式下的测试的频率。
此外，如上所述，在第二测试模式中使用用于测试的触发器DFF4。该DFF4像DFF3(图1中所示的DFF3)一样设置在DFF2附近。此外，可以使用通过时钟信号CLK1驱动的用户锁存器(在功能上所使用的触发器)作为DFF4。当这种释放的用户锁存器不存在时，可以特别提供专用于测试的DFF4。
利用上述第一和第二测试模式，实现了目标定为交叉域路径的在速测试。
应注意，已说明了关于以不对称加载测试为前提的上述电路结构和测试方法。然而，也能够采用电路结构和测试方法来进行更宽的边带测试。
根据上述构造的本发明，能够对交叉域路径进行在速测试，即，针对数据释放和捕获工作的在速测试。
尽管已详细说明了本发明的优选实施例，但应该明白在不脱离由附加权利要求所限定了本发明的实质的情况下，可以作出各种改变、代替和变换。
权利要求
1.一种集成电路，包括第一触发器，其能够进行刷新，并且利用第一时钟信号工作；第二触发器，其能够进行刷新、利用第二时钟信号工作、并且连接到第一触发器；第三触发器，其利用第二时钟信号工作，并且连接到第一触发器；以及第四触发器，其利用第一时钟信号工作，并且连接到第二触发器，其中，该集成电路按下述模式对第一和第二触发器之间的路径进行测试测试数据在接收第二时钟信号时从第三触发器中被释放、通过第一触发器被刷新、并在第二触发器中被捕获的测试模式；以及测试数据在接收第一时钟信号时从第一触发器中被释放、通过第二触发器被刷新、并在第四触发器中被捕获的测试模式。
2.根据权利要求1的集成电路，其中第一和第二触发器是MUXSCAN触发器。
3.根据权利要求1的集成电路，其中第一和第二触发器是用于LSSD扫描测试的LSSD锁存器。
4.根据权利要求1的集成电路，其中第三触发器是位于第一触发器附近、包含在利用第二时钟信号工作的域中并且是在功能上被采用的触发器。
5.根据权利要求1的集成电路，其中第三触发器是专用于测试的触发器，其被提供以供测试数据的任意释放和捕获。
6.根据权利要求1的集成电路，其中第四触发器是位于第二触发器附近、包含在利用第一时钟信号工作的域中并且是在功能上被采用的触发器。
7.根据权利要求1的集成电路，其中第四触发器是专用于测试的触发器，其被提供以供测试数据的任意释放和捕获。
8.一种集成电路的测试方法，该集成电路包括能够进行刷新并且利用第一时钟信号工作的第一触发器；能够进行刷新、利用第二时钟信号工作、并且连接到第一触发器的第二触发器；利用第二时钟工作并且连接到第一触发器的第三触发器；以及利用第一时钟信号工作，并且连接到第二触发器的第四触发器，该测试方法包括如下步骤在接收到第二时钟信号时从第三触发器中释放测试数据，刷新在第一触发器中的测试数据，并在第二触发器中捕获测试数据；以及在接收到第一时钟信号时从第一触发器中释放测试数据，刷新在第二触发器中的测试数据，并在第四触发器中捕获测试数据。
全文摘要
本发明的目的是实现对不同时钟域之间的锁存器－至－锁存器路径(交叉域路径)的在速测试。为达到该目的，本发明提供一种集成电路及其测试方法，该集成电路包括能够进行刷新并且利用第一时钟信号CLK1工作的第一触发器；利用第二时钟信号CLK2工作并且连接第一触发器的第二触发器DFF2；以及利用第二时钟信号CLK2工作并且连接第一触发器的第三触发器DFF3。以在接收通过第一触发器DFF1的第二触发器DFF2和第三触发器DFF3之间的时钟信号CLK2时释放并捕获测试数据，以及通过第一触发器DFF1刷新测试数据的方式，对第一和第二触发器之间的路径进行测试。
文档编号H01L27/04GK1963552SQ20061014364
公开日2007年5月16日 申请日期2006年11月6日 优先权日2005年11月7日
发明者横田俊彦 申请人:国际商业机器公司