电荷平衡场效应晶体管的制作方法

专利名称：电荷平衡场效应晶体管的制作方法
电荷平衡场效应晶体管
相关申请的交叉引用
本申请要求于2005年6月10日提交的美国临时专利申请No. 60/689,229的优先权，其全部内容结合于此作为参考。
本申请涉及于2004年12月29日4是交的美国专利申i青No. 11/026,276，以及于2006年5月24曰提交的美国专利申请No. 11/441,386，这两个申i青均结合于此作为参考。
背景技术：
本发明涉及半导体功率器件:技术，尤其涉及电荷平纟耔场效应晶 体管及其制造方法。
用于高电流开关的器件结构已经由平面栅垂直DMOS发展到 包括具有屏蔽电极的沟槽栅结构。早期的开发项目关注于减少特定 导通状态电阻RSP。后来，诸如栅电荷(需要用来使器件导通或截 止的电荷)的其它性能属性也被增加到开发目标中。最近，这些品 质特4i已经演变为耳又决于特定开关应用的4争定p眷一 目标。
由于对MOSFET的开关速度的影响，特定的导通电阻和斥册-漏 电荷的乘积(RSp x QGD ),皮称作品质因素(figure-of-merit, FOM ), 用于在4艮多电子系统中普遍存在的同步降压变换器中的顶部开关。 以类似的方式，才艮据:f又决于全部^^极电荷的FOM ( RSP x QGD )来判 定下侧MOSFET,其功率消耗JF又决于导电损库C。屏蔽4册结构可显著地提高这些品质因素。另外，通过增加屏蔽电极的深度，可以改善 电荷平衡，这样允许高于给定漂移区域浓度平行平面击穿，从而减
低Rsp。
诸如用于低电压MOSFET的电荷平衡期间结构的应用已经证 明是困难的，原因在于工艺和材料改变导致载流子类型的不平衡， 反过来又造成降低的击穿电压。假设电荷平衡导致漂移区域内的平 电场，可以显示出摻杂浓度N和漂移区域柱的宽度W的乘积必须 小于半导体电容率和临界电场的乘积被电荷q除
<formula>formula see original document page 37</formula>结果，较低的BVDSS目标需要较大的掺杂浓度，从而使得漂移 区域柱的宽度必须降低以维持电荷平衡。例如，具有约2x 1016crrf3 漂移区域浓度的30V器件需要小于约1.4 pm的平台宽度，用于理想 的电荷平衡。然而，这一状况不能改善Rsp,原因在于，2xl016cm-3 能够支持30V,而没有电荷平衡。如果浓度加倍以降低漂移区域电 阻，则所需要的平台宽度被减半至约0.7pm。考虑到所有必须满足 单元结构的特征，例如，雪崩耐久性所需要的重体结，这样良好的 尺寸难以实3见。
在大多数电荷平衡结构中，漂移区域是重掺杂n型衬底上的n 型区i或。在一些变形中，沟槽侧壁用硼注入，以^是供相反才及性的电 荷。对于〗氐压器件，这些方法中的每种方法均经过处理改变，造成 电荷不平衡和包括Rsp、 QGD、以及BVDss的性能特征中的相对宽的 分布。这些处理改变源于多个来源，包括外延层浓度、栅电极相对 于p阱深度的深度、平台宽度、和屏蔽绝缘物厚度。因此，存在着对改进的电荷平纟軒MOSFET单元结构和制造方法 的需求。

发明内容
才艮据本发明的实施例，场效应晶体管通过如下形成。才是供第一 导电类型的半导体区，第二导电类型的外延层在半导体区之上延伸。 形成延伸穿过外延层并在半导体区停止的沟槽。执行第 一导电类型 的掺杂物的双通道倾斜注入，从而沿沟道侧壁形成第 一 导电类型的 区域。执行第二导电类型的掺杂物的阈值电压调节注入，从而将第 一导电类型的区域沿沟槽的上侧壁延伸的部分的导电类型转变为第 二导电类型。形成在沟槽的每侧的侧面的第 一 导电类型的源区。
根据本发明的另一实施例，MOSFET包括延伸进半导体区的沟 槽和位于所述沟槽的下部的屏蔽电极。所述屏蔽电极通过屏蔽绝缘 物与所述半导体区绝缘。栅电极位于所述沟槽的上部中，所述栅电 极位于所述屏蔽电极之上，但与所述屏蔽电4及绝缘。所述半导体区 包括第 一导电类型的衬底和在所述衬底之上的第二导电类型的第一 硅区域。所述第 一 硅区域具有延伸至所述栅电极的顶面和底面的中 间深度的第 一 部分。所述第 一 硅区域具有延伸至所述屏蔽电极的顶 面和底面的中间深度的第二部分。所述半导体区还包括在所述沟槽 和所述第 一硅区域的所述第二部分之间的所述第 一导电类型的第二 硅区域。所述第二硅区域具有在远离所述沟槽的侧壁的方向上减少 的横向阶梯掺杂浓度。所述半导体区还包括在所述第 一硅区域中的 所述第 一导电类型的源区，所述源区与所述沟槽相邻。
才艮据本发明的另一实施例，通过如下形成FET。提供第一导电 类型的衬底，第二导电类型的外延层在所述衬底之上延伸。执行第
才曹部。形成沿所述上沟槽部的侧壁并在与所述上沟，曹部相邻的平台之上延伸，但不沿所述上沟槽部的底面延伸的保护材料；执行第二
所述半导体区内停止的下沟槽部。所述下沟槽部比所述上沟槽部窄。 #丸4亍所述第 一导电类型的4参杂物的双通道倾4+注入，/人而沿所述下 沟槽部的侧壁形成第 一 导电类型的硅区域。所述保护材料阻止所述 注入一参杂物进入所述上沟纟曹部的侧壁和与所述上沟冲曹部相邻的所述 平台区域。
才艮据本发明的再一实施例，MOSFET包括延伸进半导体区的沟 槽。沟槽具有下部和上部，所述下部比所述上部窄。所述MOSFET 进一步包括屏蔽电极，位于所述沟槽的所述下部，所述屏蔽电极通 过屏蔽绝缘物与所述半导体区绝缘。 一册电极位于所述沟槽的所述上 部，所述冲册电招J立于所述屏蔽电才及之上并与所述屏蔽电才及绝纟彖。所 述半导体区包括第 一导电类型的衬底和在所述衬底之上的第二导电 类型的第 一 娃区域。所述第 一 硅区域具有延伸至所述栅电极的顶面 和底面的中间深度的第 一部分。所述第 一石圭区域具有延伸至所述屏 蔽电才及的顶面和底面的中间深度的第二部分。所述半导体区进一步 包括在所述下沟槽部和所述第 一硅区域的所述第二部分之间的所述 第 一导电类型的第二硅区域。所述第二硅区域具有在远离所述下沟 槽部的侧壁的方向上减少的横向阶梯掺杂浓度。所述第 一导电类型 的源区位于所述第 一硅区域中，所述源区与所述上沟槽部相邻。
才艮据本发明的再一实施例，如下形成MOSFET。提供第一导电 类型的衬底，第一导电类型的外延层在所述衬底上延伸。执行第一 硅蚀刻，以形成延伸进所述外延层并在所述外延层停止的上沟槽部。 形成沿所述上沟槽部的侧壁并在与所述上沟槽部相邻的平台之上延 伸，但不沿所述上沟槽部的底面延伸的保护材料。执行第二硅蚀刻，
底内停止的下沟槽部，所述下沟槽部比所述上沟槽部窄。执行所述 第一导电类型的掺杂物的双通道倾斜注入，从而沿所述下沟槽部的侧壁形成第一导电类型的石圭区域，所述保护材^+阻止所述注入掺杂 物进入所述上沟槽部的侧壁和与所述上沟冲曹部相邻的所述平台区 J^或。在所述下沟槽部的侧壁和底面形成屏蔽绝纟彖物。在所述下沟槽 部中形成屏蔽电才及。沿所述上沟槽部的侧壁形成4册绝》彖层。在所述
上沟槽中形成4册电才及，位于所述屏蔽电4及之上，^旦与所述屏蔽电^L 绝缘。
根据本发明的另一实施例，MOSFET包括延伸进半导体区的沟 槽。沟槽，具有下部和上部，所述下部比所述上部窄。该MOSFET 进一步包括屏蔽电才及，位于所述沟槽的所述下部，所述屏蔽电极通 过屏蔽绝缘物与所述半导体区绝缘。栅电极位于所述沟槽的所述上 部，所述栅电极位于所述屏蔽电极之上但与所述屏蔽电极绝缘。所 述半导体区包括第一导电类型的衬底；在所述衬底之上的所述第 一导电类型的外延层；以及在所述外延层中的第二导电类型的体区 域。所述第一导电类型的源区在所述体区域中，所述源区和所述体 区域和所述衬底之间的界面限定了沟槽区域。所述第一导电类型的 硅区域，沿所述沟槽的所述底部的侧壁延伸，并延伸进所述沟槽区 域的下部。所述硅区域具有在远离所述沟槽的侧壁的方向上减少的 横向阶梯掺杂浓度。
才艮据本发明的另一实施例，MOSFET如下形成。^是供第一导电 类型的衬底，在所述衬底之上形成第一导电类型的外延层。形成延 伸穿过所述外延层并在所述衬底中停止的栅沟槽。衬着每个栅沟槽 的侧壁和底面形成屏蔽绝缘物；在栅沟槽中形成屏蔽电极。沿每个 冲册沟槽的上侧壁形成4册绝缘层。在4册沟槽中形成4册电一及，所述4册电 极在所述屏蔽电极之上但与所述屏蔽电极绝缘。形成延伸穿过所述 外延层并在所述一t底内停止的深坑，所述深坑与所述4册沟槽4黄向隔 离。用所述第二导电类型的石圭材津+填充所述深坑。根据本发明的另一实施例，MOSFET包括第一导电类型的衬底 和在所述衬底之上的所述第 一导电类型的外延层。4册沟槽延伸穿过 所述外延层并在所述衬底内停止。屏蔽绝缘物衬着所述栅沟槽的侧 壁和底面(作为所述栅沟槽的侧壁和底面的衬层)。屏蔽电^f及位于所 述栅沟槽的下部。栅绝缘层沿所述栅沟槽的上侧壁延伸。栅电极在 所述栅沟槽中，所述栅电极在所述屏蔽电极之上但与所述屏蔽电极 绝纟彖。深坑延伸穿过所述外延层并在所述衬底中停止，所述深坑与 所述栅沟槽4黄向隔离。所述深坑以所述第二导电类型的珪材料填充。
才艮据本发明的另一实施例，MOSFET如下形成。才是供第一导电 类型的衬底。在所述衬底之上形成所述第一导电类型的外延层。形 成延伸穿过所述外延层并在所述衬底中停止的多个4册沟槽。衬着每 个4册沟槽的侧壁和底面形成屏蔽绝缘物。在每个栅沟槽中形成屏蔽 电极。沿每个4册沟槽的上侧壁形成斥册绝纟彖层。在每个4册沟才曹中形成
执行到相邻的栅沟槽之间的平台区域中的所述第二导电类型的掺杂
停止的多个第二导电类型的柱状物，每个第二导电类型的柱状物均 于每两个斥册沟冲曹之间。
才艮据本发明的再一实施例，FET如下形成。在第一导电类型的 半导体区中形成多个沟槽，所述多个沟槽包括多个4册化沟槽和多个 未栅化沟槽。在相邻的沟槽之间的所述半导体中形成第二导电类型 的体区域。用绝缘材料填充所述栅化沟槽和所述未栅化沟槽中的每 个的底部。在所述绝缘材料之上的每个栅化沟槽中形成栅电极。在 所述绝缘材料之上的每个未栅化沟槽中形成所述第二导电类型的导
体区域。才艮据本发明的再一实施例，FET如下形成。在第一导电类型的 半导体区中形成多个沟槽，所述多个沟槽包括多个栅化沟槽和多个 未栅化沟槽。在每个栅化沟槽和未栅化沟槽的底部形成屏蔽电极。 在相邻的沟槽之间的所述半导体区中形成第二导电类型的体区域。 在每个未4册化沟槽中的屏蔽电才及之上形成绝纟彖层。在所述绝纟彖层之 上的每个未栅化沟槽中形成所述第二导电类型的导电材料，使得所 述导电材料沿所述未斥册化沟槽接触体区域。
根据本发明的再一实施例，FET如下形成。在第一导电类型的 半导体区中形成多个沟槽，所述多个沟槽包括多个栅化沟槽和多个 未栅化沟槽。在相邻的沟槽之间的所述半导体区中形成第二导电类 型的体区域。在每个栅化沟槽的底部中形成屏蔽电极。在每个未栅 化沟槽中形成屏蔽电极，每个未栅化沟槽中所述屏蔽电极具有在所 述体区域的底面之上的顶面。在每个未栅化沟槽中形成所述第二导 电类型的导电材料，使得所述导电材料沿所述未栅化沟槽的侧壁接 触体区域，所述导电材料同样接触每个未栅化沟槽中的屏蔽电极。
根据本发明的另一实施例，FET如下形成。在第一导电类型的 半导体区中形成多个沟槽，所述多个沟槽包括多个栅化沟槽和多个 未栅化沟槽。在每个栅化沟槽和未4册化沟槽的底部中形成屏蔽电极。 在相邻的沟槽之间的所述半导体区中形成第二导电类型的体区域。 在每个未栅化沟槽中的所述屏蔽电极之上形成绝缘层。将所述第二 导电类型的纟参杂物双通道倾斜注入每个未一册化沟槽的上侧壁，从而 在每个体区i或中形成重体区。
才艮据本发明的另一实施例，FET如下形成。在第一导电类型的 半导体区中形成多个沟槽，所述多个沟槽包括多个4册化沟槽和多个 未栅化沟槽。在相邻的沟槽之间的所述半导体区中形成第二导电类 型的体区域。用绝缘材料填充所述栅化沟槽和所述未栅化沟槽中的 每个的底部。在每个栅化沟槽中的所述绝缘材料之上形成栅电极。将所述第二导电类型的掺杂物双通道倾斜注入每个未栅化沟槽的露 出的上侧壁，从而在每个体区域中形成重体区。
以下的详细描述和附图^是供对本发明的本质和优点的更好理解。


图1A-1D是示出根据本发明的一个实施例的用于形成使用p型 外延层的n沟道电荷平衡MOSFET的示范处理流程的简化横截面 图2A-2E是示出根据本发明的另 一实施例的用于形成使用p型 外延层的n沟道电荷平4軒MOSFET的示范处理流禾呈的简化一黄截面 图3A-3E是示出根据本发明的另一实施例的用于形成使用n型 外延层的n沟道电荷平衡MOSFET的示范处理流程的简化横截面 图4是示出根据本发明的实施例的用于形成具有硅填充沟槽的 电荷平衡MOSFET的简化示范4黄截面图5A-5B是示出根据本发明的实施例的使用多重离子注入步骤 形成电荷平4軒MOSFET的示范处理流禾呈的简4b才黄截面图6A-6G是示出根据本发明的实施例的用于形成具有在栅化 沟槽之间集成由自调整未栅化沟槽的沟槽栅极FET的示范处理流程 的简化冲黄截面图；图7A-7H是示出根据本发明的另一实施例的用于形成具有在 栅化沟槽之间集成由自调整未栅化沟槽的屏蔽栅极FET的示范处理 流禾呈的简4b片黄截面图8A-8H是示出根据本发明的另一实施例的用于形成具有在 栅化沟槽之间集成由自调整未栅化沟槽的屏蔽栅极FET的再一示范 处理流程的简化一黄截面图9是具有未栅化沟槽的屏蔽栅极FET的简化横截面图，其中， 重体区形成在体区内，而非形成在未4册化沟槽内部；以及
图10是具有未栅化沟槽的沟槽栅极FET的筒化横截面图，其 中，重体区形成在体区内，而非形成在未斥册化沟槽内部。
具体实施例方式
根据本发明的实施例，在p型外延层而不是在传统的n型外延 层中形成n沟道屏蔽一册4及MOSFET，其特别用于^f氐压应用， <旦非局 限于此。这样提供了简化工艺的机会，例如，省略和形成p型体区 i或相关的处理步-骤。
图1A-1D是示出根据本发明的一个实施例的用于形成电荷平衡 MOSFET的处理顺序的简化冲黄截面图。在图1A中，在^i衬底42 之上形成p型外延层44 (例如，通过硅的选择性外延生长)。在一 个实施例中，起始晶圆材料包括衬底42及其覆盖p型外延层44。 #丸4亍常身见沟槽蚀刻，以形成延伸穿过外延层44并在一t底42中停止 的沟槽46。接着可以执行可选的退火步骤，以修复损坏的硅并对沟 槽的角进4亍倒圓。
在图1B中， -使用已知#支术#1行双通道倾存+注入50，以沿沟槽 侧壁和底部形成n型区i或48。未示出的，防止平台区域4妄收注入的掺杂物。可以使用可选的扩散和驱动步骤，以驱使注入的离子更远
地进入硅。在图1C中，使用常规技术，在沟槽46的下部形成屏蔽 绝缘物53和屏蔽电极54。接着，在屏蔽电极54之上形成inter-poly 绝缘(IPD)层56。使用已知方法，衬着上侧壁(作为上侧壁的衬 层)形成4册绝纟彖层53, 4妄着在IPD层56之上形成凹入4册电4及58。
在图1D中，使用已知技术执行p型掺杂物的阈值电压(Vt)调 节注入，以形成p型区域62。选择Vt注入的掺杂浓度，使得注入 反向掺杂沿沟槽区域延伸的n型区域48的部分，在晶体管的沟槽区 域获得想要的掺杂浓度。接着执行常规的源注入，以形成n+源区 64。用于源扩散的热预算同样满足在Vt调节注入中的使用。接着， 使用常规4支术形成重体区域66。如图1D所示，p型外延层44的大 部分仍然保持p掺杂。为了完成器件，诸如硼磷硅玻璃(BPSG)的 绝纟彖层68净皮沉积并一皮图样化以覆盖沟槽46和源区64的一部分。源 互连层70 (例如包括金属)4妄着一皮形成在衬底上，以电4妄触源区64 和重体区66。
在和上述步4f相关的热循环中，在n型区域48和坤于底42中的n 型掺杂物扩散。结果，在外扩散n型区域48的掺杂浓度在靠近沟槽 处最大，在远离沟槽侧壁的方向上逐渐减小。类似地，惨杂物乂人衬 底42到外延层44的扩散使得形成具有在从衬底42和外延层44之 间的原始界面(如图1C和1D中的虚线示出)向顶面的方向上逐渐 减少的掺杂浓度的阶梯n型区域。这样高效地向上移动了衬底42 和外延层44之间的边界。
在图1D中，在晶体管之下延伸的n型区域48的部分连同直接 和n型区域48相邻的p型外延层44的部分形成电荷平4軒结构柱。 正如/人图1A-1D所示出的工艺，这些p型和n型电荷平衡结构柱被 有利地以自调整方式形成。电荷平衡结构连同屏蔽栅极结构减少了 栅漏电荷Q gd和导通电阻，并提高了击穿电压。使用简单的工艺(其中用于形成阱区(也被成为体区)的处理步骤-故省略)实现了这些 改进。在一个实施例中，多个区域的导电类型^皮反转，从而获得p
沟道MOSFET。在一个实施例中，衬底42包括具有不同的掺杂浓 度的相同导电类型的硅的多个层。
在图1A-1D实施例的一个变形例中，4吏用了非常轻孩M参杂的p 型外延层，接着，执行p型掺杂物的双通道倾斜注入，以沿沟槽侧 壁形成p型区域。接着，执行n型掺杂物的双通道倾斜注入，以沿 沟槽侧壁形成n型区域。可适当地选裤4参杂浓度、注入能量和其它 注入参数，以保证p型区域比n型区域横向延伸的更远，从而使得 p型区域和n型区域形成电荷平tf结构的两个柱(column )。因此， 由于4吏用注入步艰《对电荷平tf结构中的p型和n型片主进4亍4参杂，所 以可以消除任何由于外延层中的掺杂变化而导致的电荷不平衡。
因此，和常规4支术相比，通过^f子细地优化p型体和n型侧壁注 入以及驱进条件，p体的电荷平衡和栅极覆盖被极大地增强。结果， 实现了较低的特定导通状态电阻和更小的栅漏电荷。示范结构的模 拟显示出，和常井见的屏蔽4册结构相比，RSP至少降^氐10-20%， 4册漏 电荷降低一半。
在可选方法中，蚀刻中空沟槽，形成氧化层接着形成氮化层， 以保护平台和沟槽侧壁免于后续的深沟槽蚀刻。将氮化物保留在中 空沟槽的侧壁上，较深的沟槽侧壁被暴露以进行倾斜注入。这样限 制了到外延区域的下部的注入和来自沟道区域的注入，允许p型外 延层起到沟道的作用，起到深结的作用，以用于电荷平衡目的。在 图2A-2D中示出用于获得这种结构的示范性处理流程。
在图2A中，在重掺杂n型衬底80之上形成p型外延层82 (例 如，通过硅的选择性外延生长)。接着蚀刻沟槽84至外延层82内的 中间深度。第一绝缘层86 (例如包括氧化物)接着被衬着沟槽84的侧壁和底部形成，并沿与沟冲曹84相邻的石圭平台的顶部延伸。如所 看到的，理想地形成第一绝缘层86,使得第一绝缘层86在硅平台 上延伸的部分比第一绝缘层86在沟槽84内的部分厚。 一种在平台 区域上获得较厚的绝缘物的方法是以图13A-13L所述的类似方式 (2006年5月24日才是交的美国专利申请No. 11/441,386，其全部内 容结合于此作为参考)形成例如ONO的复合层。使用已知技术， 第二绝缘层(例如包括氮化物)接着被形成在第一绝缘层86上，接 着#皮蚀刻以形成绝全彖物(例如氮4匕物)隔离物87。
在图2B中，绝缘层87起到保护隔离物的作用，第一绝缘层86 的暴露部分被蚀刻，直到外延层82沿沟槽底部露出。假如第一绝缘 层86被形成为在平台区域上的厚度比沿沟槽底部的厚度厚，在蚀刻 后，平台表面保持由第一绝缘层(虽然较薄)覆盖。
在图2C中，执行另外的硅蚀刻，从而使得沟槽84的露出底面 延伸完全穿过外延层82，进入衬底80，以形成较深的沟槽85。因 此，沟槽85的下部比其上部窄。第一绝纟彖层86和绝纟彖隔离物87 起到保护平台表面和上沟槽侧壁的作用，执行n型掺杂物的双通道 倾斜注入83，以沿沟槽85的暴露的下侧壁形成n型硅区域88。如 所示出的，n型层88与衬底80合并。绝缘隔离物87防止掺杂物进 入沟才曹区。
在图2E中，使用常规技术去除绝缘隔离物87和第一绝缘层86。 接着使用常规技术，将屏蔽绝缘物89和屏蔽电极90形成在沟槽85 的下部。4吏用已知方法将inter-poly绝*彖(IPD )层92形成在屏蔽 电极卯之上。接着4吏用常Mi支术，将栅绝纟彖物96和栅电极94形成 在IPD层92之上。使用已知技术形成源区93和重体区95。诸如 BPSG的绝纟彖层97 4妻着^L沉积在结构的顶部之上，并纟皮图样化以4隻 盖才册才及94和源区93的一部分，4妻着，形成源互连层(未示出)，以 电4妄触源区93和重体区95。可以才丸4亍和图2A-2E类似的处理，以在n型外延层而不是p型 外延层中形成屏蔽^H吉构。n型掺杂物的双通道倾斜注入迫使体扩 散进入沟道区的底部，这有利地降低了沟道的电阻。这种注入还有 助于降低在沟槽侧壁处看到的高电场。图3A-3E示出了用于形成这 样的结构的示范性处理流程。在图3A中，使用例如选择性外延生 长在n型衬底400上形成n型外延层402。用于形成图3E中的屏蔽 才册结构的全部后续步-骤与图2A-2E中的对应步z骤类似，除了在图3 中在形成源区413和重体区415之前，4丸4亍p型4参杂物的体注入以 形成体区域418之夕卜。如图3D和3E所示，通过双通道倾冻+注入形 成的硅区域408向上扩散进沟道区，因此降低沟道电阻。
根据本发明的另一实施例，使用n型外延层和用外延生长的p 型硅填充的深坑形成的电荷平衡屏蔽栅MOSFET。这一实施例将使 用图4中的示范性4黄截面示意图描述。在图4中，在每两个相邻的 栅化沟槽131之间，深坑133延伸穿过体区136和n型外延层132， 并在重4参杂n型衬底130中停止。坑133填充有p型石圭材泮牛134。 n 型外延层132的掺杂浓度和坑133中的硅材料134被选择以获得这 两个区域之间的电荷平衡。另夕卜，栅化沟槽结构与上述实施例中的 结构类似，因此不再描述。
形成图4中的结构的示范方法如下。在重掺杂n型衬底130之 上形成n型外延层132 (例如，通过选一奪性外延生长)。通过将掺杂 物注入外延层132来形成p型导电类型的体区域136。体区域136 延伸至足以形成沟道区域的深度。执行后续硅蚀刻，以形成延伸穿 过体区域136并在衬底130中停止深坑133。接着执行选4奪性外延 生长处理，以用p型硅134填充深坑133。才艮据已知技术，形成栅 沟槽131及其各种材冲牛，以及源区140、重体区138和其它结构特 ;f正。在一个实施例中，在形成深坑之前形成一册沟槽和4册才及及屏蔽电 极。通过在衬底-外延层界面之下延伸坑133，可有利地减轻在柱的底部的高电场。这样允许较薄的n型外延层，进而降低导通状态电 阻。图5A和5B示出了用于形成图4中的深p-型区域134的可选方 法。如图5A和5B所示，通过^夺p型掺杂物的多重高能注入物172 注入穿过中空坑168，进入n型外延层162，形成p型柱164。正如 所示出的，深坑比源区166稍孩t深些。坑深设置了 p型柱164的参 考点，原因在于注入物172进入了坑168的底面。注入物172的剂 量和能量可被调节以在p型柱164中获得需要的掺杂特性(doping profile )。由于在处理结束时有非常少的扩散，所生成的p型一主164 和n型外延层162两者的掺杂特性相对较平。这样就改善了处理的 灵敏度。根据本发明的其它实施例，用于电荷平衡MOSFET (尤其用于 ^f氐压应用，^f旦不限于此)的其它方法和结构〗吏用4册才及沟道之间的未 栅化屏蔽沟槽。这些实施例将随后描述。电荷平衡沟槽栅极FET依赖于平台宽度和漂移区域(通常是外 延层)的掺杂浓度，以控制在高反转漏源电压之下的损耗，从而获 得比常规沟槽栅极FET高的击穿电压。平台宽度由光刻技术的能力接触区。然而，根据本发明的实施例，使用散布于栅沟槽之间的额 外未4册化屏蔽沟槽能够降低相同击穿电压的漂移区域电阻，有效地 减少期间的导通状态，并允许改善的电荷平#f特性。图6A-6G是示出根据本发明的实施例的用于形成具有在栅化沟 槽之间集成由自调整未栅化沟槽的沟槽栅极FET的示范处理流程的 简化横截面图。在图6A中，使用常规技术，将沟槽202和204蚀 刻进-圭区域200。在一个实施例中，石圭区域200包4舌重4参杂n型详十 底和在邱于底之上的n型外延层。沟槽202被用来指示未栅化沟槽，沟槽204被用来指示栅化沟 槽。使用已知技术形成绝缘层206 (例如生长氧化物)，在平台表面 208上延伸并衬着沟槽202和204的侧壁和底面。在图6B中，4吏用 常规方法沉积用来填充沟槽并在平台区域上延伸的绝缘材料210 (例如，诸如SACVD的沉积膜)。在图6C中，使用已知技术，执 行平坦化处理，以使绝缘材料210保留在沟槽中的顶面基本上与平 台表面208齐平。在图6D中，使用常规方法，掩模层(例如光刻胶)被沉积并被 图样化，以形成用于覆盖未栅化沟槽202的掩模区域214，接着对 才册化沟槽204的绝纟彖层206和绝纟彖材料210进行凹入处理，/人而沿 冲册化沟槽204的底部形成厚底绝血彖物(TBD) 212。在图6E中，佳_ 用常规j支术，去除掩才莫区域214,形成作为4册化沟槽204的侧壁的 衬层并在平台表面和未栅化沟槽202之上延伸的栅绝缘层220 (例 如包括氧化物)。4妄着沉积多晶石圭层，并将其凹进斥册沟槽204， /人而 在栅化沟槽204中形成凹入的栅电极222。在器件的主动区执行常 头见的表层体和源注入，以顺序在石圭区域200中形成p型体区域226, 接着在体区域226中形成轻孩i掺杂的n型源区224。在图6F中，使用已知才支术，在衬底之上形成绝缘层(例如，包 括BPSG),并接着对其图样化和蚀刻，以形成^f叉在栅沟槽204之上 延伸的绝》彖帽230。相同的绝血彖蚀刻可一皮用来^f吏绝》彖材津牛206和210 凹进未栅化沟槽202足够多，从而使得部分暴露体区域226的侧壁。 绝缘区域252由此沿非栅化沟槽202的底部保留。在图6G中，用导电材料(例如重4参杂p型多晶石圭)填充未4册化 沟槽202，以形成重体区234。 *接着在结构之上形成源互连层236(例 如，包括金属)，以4妄触源区224和重体区234。在一个实施例中， 在形成重体区234的过程中，沉积的导电材料凹进未栅化沟槽202以部分暴露源区224的侧壁。这样能够〗吏源互连层230直4妾^接触源 区224的侧壁，/人而减少源^妻触电阻。如所看到的，源区224与沟槽自调整(自对准)。在一个使用条 状单元配置的实施例中，图6A至6G示出的处理顺序^f吏得连续形成 自调整的重体区234。所生成结构的这些和其他自调整特征允许非 常紧的单元间3巨。同才羊，可去除在形成每个源区和重体区过禾呈中通 常需要的掩模步骤，从而降低了成本并使得生产复杂程度最小化。在一个实施例中，在每两个4册化沟槽之间形成一个未片册化沟冲曹。 在另 一个实施例中，采用更大的未栅化沟槽与栅化沟槽之间的比率 (例如，每两个栅化沟槽之间形成两个或更多个未栅化沟槽)。在另 一实施例中，不是同时形成未片册化沟槽和4册化沟槽，而是在与栅化 沟槽不同的处理阶l史形成未栅化沟槽。然而，这就导致额外的处理 步骤，这一实施例在优化处理和结构的各种特征方面纟是供了灵活性。图7A-7H是示出根据本发明的另一实施例的用于形成具有在栅 化沟槽之间集成由自调整未栅化沟槽的屏蔽栅极FET的示范处理流 程的简化横截面图。在图7A中，栅化沟槽304和未栅化沟槽302 寻皮蚀刻进n型石圭区域300。在一个实施例中，石圭区域300包括重擅" 杂n型衬底和在衬底之上的n型外延层。在本实施例的一个变形例 中，沟槽302和304在外延层内停止，在另一变型例中，沟槽320 和304延伸穿过外延层并在衬底内停止。在图7A中，使用已知技术，形成屏蔽绝缘层306 (例如包括氧 化物)，在平台表面308上延伸并作为沟槽302和304的侧壁和底面 的衬层。使用常规技术，沉积多晶硅层并接着深凹入沟槽302和304， /人而在沟槽302和304中形成屏蔽电才及310。在图7B中， -使用常類L 方法，沉积填充沟槽并在平台区域上延伸的绝纟彖材^l" 312 (例如4吏 用SACVD的沉积膜)。在图7C中，使用已知技术，执行平坦化处理，以使绝乡彖材料312保留在沟槽中的顶面基本上与平台表面308 齐平。在图7D中，使用常规方法，掩模层(例如光刻胶)被沉积并被 图样化，以形成用于覆盖未栅化沟槽302的掩模区域314，接着使 冲册化沟槽304的绝缘层306和绝缘材料312凹入到预定深度，从而 在屏蔽电极310之上形成电极间绝缘物316(IED)。在图7E中，使 用常规4支术，去除掩才莫区域314，形成作为4册化沟槽304的上侧壁 的衬层并在平台表面和未栅化沟槽302之上延伸的栅绝缘层322(例 如包括氧化物)。接着沉积多晶硅层，并将其凹进栅沟槽304，从而 在栅化沟槽304中形成凹入的栅电极324。在图7F中，在器件的主 动区扭J亍常失见的表层体和源注入，以在石圭区i或300中形成p型体区 域328,接着在体区域328中形成重掺杂的n型源区326。在图7G中，使用已知技术，在衬底之上形成绝缘层(例如，包 括BPSG),并接着对其图样化和蚀刻，以形成在栅化沟槽304之上 延伸的绝缘帽330。相同的绝缘蚀刻可一皮用来使绝缘材料306和310 凹进未栅化沟槽302足够多，从而使得部分暴露体区域328的侧壁。 绝缘区域325因此在非栅化沟槽302的屏蔽电极310之上保留。接 着用导电材并牛(例如重4参杂p型多晶石圭)填充未一册化沟槽302,以 形成重体区332。接着在结构之上形成源互连层334 (例如，包括金 属)，以4妻触源区326和重体区332。在一个实施例中，在形成重体 区332的过程中，沉积的导电材料凹进未栅化沟槽302以部分暴露 源区326的侧壁。这样能够4吏源互连层334直4妄*接触源区326的侧 壁，/人而减少源4妻触电阻。正如在上述实施例中，源区326与沟槽自调整。在一个使用条 状单元配置的实施例中，图7A至7H示出的处理顺序4吏得连续形成 自调整的重体区332。所生成结构的这些和其他自调整特征允许非 常紧的单元间距。另外，在未栅化沟槽中的屏蔽电极够降低相同击穿电压的漂移区域电阻。另外，可去除在形成每个源区和重体区过 程中通常需要的掩模步骤，从而降低了成本并使得生产复杂程度最 小化。栅化沟槽和未栅化沟槽中的屏蔽电极可被以第三尺寸电连接至 源互连层，或者可纟皮允许浮动。在一个实施例中，在每两个4册化沟 槽之间形成一个未4册化沟槽。在另一个实施例中，采用更大的未棚-化沟槽与栅化沟槽之间的比率(例如，每两个栅化沟槽之间形成两 个或更多个未4册化沟槽)。在另一实施例中，不是同时形成未冲册化沟 槽和栅化沟槽，而是在与栅化沟槽不同的处理阶段形成未栅化沟槽。 然而，这t尤导致额外的处理步艰《，这一实施例在4尤4匕处理和结构的 各种特征方面提供了灵活性。图8A-8H是示出根据本发明的另 一实施例的用于形成具有在栅 化沟槽之间集成由自调整未栅化沟槽的屏蔽栅极FET的再一示范处 理流卸呈的简化4黄截面图。在图8A中，栅化沟槽404和未4册化沟槽 402一皮蚀刻进n型,圭区i或400。在一个实施例中，石圭区i成400包4舌重 掺杂n型衬底和在衬底之上的n型外延层。在本实施例的一个变形 例中，沟槽402和404在外延层内停止。在本实施例的另 一个变形 例中，沟槽402和404延伸穿过外延层并在4于底内4亭止。在图8A中，使用已知技术形成屏蔽绝缘层406 (例如包括氧化 物)，在平台表面414上延伸并作为沟槽402和404的侧壁和底面的 衬层。如所示出的，将多晶石圭层沉积并回蚀刻至屏蔽绝乡彖层406的 顶面稍微之下。在图8B中，使用常规方法，掩模层(例如光刻胶) 被沉积并被图样化，以形成用于覆盖未栅化沟槽402的掩模区域 412。在图8C中，将4册沟槽404中的多晶石圭410 4妻着深凹入沟槽， 乂人而在4册^匕沟槽404中形成屏蔽电才及410。如所示出的，去除掩才莫 区域412, 4妻着回蚀刻屏蔽绝》彖层406 。技术生长栅极绝缘层420 (例如包括氧化 物)，作为栅化沟槽404的侧壁和底面的衬层，并在屏蔽电极410、 平台表面和未栅化沟槽402之上延伸。接着沉积多晶硅层并将其凹 入才册4b沟槽404,以在才册4b沟槽404中形成凹入的4册电才及418。在图 8E中，在器件的主动区执行常规的表层体和源注入，以在硅区域 400中形成p型体区域424， 4妄着在体区域424中形成轻孩M参杂的n 型源区i或422。在图8F中，使用已知技术，在衬底之上形成绝缘层(例如，包 括BPSG)，并接着对其图样化和蚀刻，以形成在栅化沟槽404之上 延伸的绝缘帽426。相同的绝缘蚀刻可净皮用来4吏屏蔽绝纟彖物406凹 进未片册化沟槽402足够多，从而使得部分暴露体区域424的侧壁。 在图8G中，沉积导电材并十(例如重4参杂p型多晶石圭)填充未4册化 沟槽402, 乂人而在未斥册化沟槽402中形成重体区430。在图8H中， 在结构之上形成源互连层432 (例如，包4舌金属)，以4姿触源区422 和重体区430。如所看到的，源区422与沟槽自调整。在一个4吏用条^1犬单元配 置的实施例中，图8A至8H示出的处理顺序4吏得连续形成自调整的 重体区430。所生成结构的这些和其他自调整特征允许非常紧的单 元间距。另夕卜，在未栅化沟槽中的屏蔽电极够降低漂移区域电阻， 而不降低击穿电压。另外，可去除在形成每个源区和重体区过程中 通常需要的掩模步骤，从而降低了成本并使得生产复杂程度最小化。如所看到的，未斥册化沟槽402中的屏蔽电才及408经由重体区430电连4妻至源互连432。在一个实施例中，在每两个4册化沟槽之间形 成一个未栅化沟槽。在另一个实施例中，采用更大的未栅化沟槽与 栅化沟槽之间的比率(例如，每两个栅化沟槽之间形成两个或更多 个未栅化沟槽)。在另一实施例中，不是同时形成未栅化沟槽和栅化 沟槽，而是在与栅化沟槽不同的处理阶段形这就导致额外的处理步骤，这一实施例在优化处理和结构的各种特 征方面提供了灵活性。图9是具有未栅化沟槽的屏蔽栅极FET的简化横截面图，其中， 重体区形成在体区内，而非形成在未4册化沟槽内部。图9中的屏蔽 栅极FET结构与图7H中的结构类似，除了重体区520形成在体区 516中，以及源互连层518延伸进并填充未栅化沟槽502的上部。 如所示出的，源互连层沿着平台表面和源区的侧壁电^妾触源区514, 并沿着它们的侧壁接触重体区520。图9中的FET的其它结构特征 与图7H中的类似，不再描述。用于形成图9中的FET结构的处理流禾呈与图7A-7H类似，除了 下述改变之外。在图7G中，在将绝缘材料306和310凹进未栅化 沟槽302从而部分暴露体区328的侧壁之后，将p类型的掺杂物的 双通道倾斜注入未才册化沟槽302的暴露的侧壁，以在体区域中形成 重体区520 (图9)。在一个实施例中，在执行双通道倾斜注入的过 程中没有使用掩模，重体注入剂量被选择为低于源区的剂量，使得 在未栅化沟槽的附近的源区的有效掺杂浓度不受任意方式的重体注 入的影响。在图7H中，在将源互连层沉积在衬底之上时，源互连层填充未 栅化沟槽，从而沿其侧壁电接触重体区和源区，如图9所示。图9 的实施例具有与如上述图7H所示的实施例的相同特征和优点。同 样，上述的图7A至7H实施例的可选变形例和实施例同样适用于图 9的FET结构。图10是具有未栅化沟槽的沟槽栅极FET的简化横截面图，其中， 重体区形成在体区内，而非形成在未4册4匕沟冲曹内部。图IO中的沟才曹 冲册才及FET结构与图6G中的结构类似，除了重体区620形成在体区 618中，以及源互连层622延伸进并填充未片册化沟槽602的上部之外。如所示出的，源互连层沿着平台表面和源区的侧壁电4妄触源区514,并沿着它们的侧壁4妾触重体区520 。图10中的FET的其它结构特4^与图6G中的类似，不再描述用于形成图10中的FET结构的处理流禾呈与图6A-6G类似，除 了下述改变之外。在图6F中，在将绝缘材料206和210凹进未栅 化沟槽202从而部分暴露体区226的侧壁之后，执行p类型的掺杂 物的双通道倾斜注入未栅化沟槽202的暴露的侧壁，以在体区域中 形成重体区620 (图10)。在一个实施例中，在4丸4亍双通道倾斜注入 的过程中没有使用掩模，重体注入剂量被选择为低于源区的剂量， 使得在未栅化沟槽的附近的源区的有效掺杂浓度不受任意方式的重 体注入的影响。在图6G中，在爿夸源互连层沉积在一于底之上时，源互连层i真充未 栅化沟槽，从而沿其侧壁电接触重体区和源区，如图10所示。图 10的实施例具有与如上述图6G所示的实施例的相同特征和优点。 同样，上述的图6A至6G实施例的可选变形例和实施例同样适用于 图10的FET结构。本发明的各种结构和方法可与一个或多个多个电荷平衡和屏蔽 4册才及冲支术(侈'Ji口，图2A-2B、 3A-3B、 4A-4E、 5B-5C、 6-8、 9A画9C、 10-24所示出的)以及在2004年12月29日4是交的美国专利申请 No. 11/026,276 (其全部内容结合于此作为参考)中4皮露的其它器件 结构和制造工艺结合，以实现其它优点和特征中的相当低的导通电 阻，较高的阻挡能力和高效率。另外， 一个或多个多种屏蔽栅结构 (例如图4至7所示出的)和形成它们的方法2006年5月24 日才是交的美国专利申i青No. 11/441,386所4皮露的)可有利i也与本i兌 明书所4皮露的一个或多个电荷平衡4支术(例如图3A-3E、 4、 5A-5B、 7A-7H、 8A-8H、 9-IO)结合，以获得具有优化的性能和结构特征的 电荷平衡屏蔽栅器件。本文所描述的不同实施例的^黄截面不是^要照比例的，不能理解为构成对相应的结构的布图i殳计的可能变化的限制。尽管以上示出并描述了多个特定实施例，j旦本发明的实施例并 非限定性的。例如，尽管上述的多个实施例应用于常规硅，但是这 些实施例及其显然的变形例同样可应用于碳化硅、砷化镓、氮化镓 或其它半导体材料。作为另一个例子，尽管上述实施例在n沟道晶 体管的环境中被描述，然而，通过简单的反转多个区域的导电类型， 可以形成p沟道的反向晶体管。另外，本文描述的各种晶体管在以 开放或封闭单元结构形成，包括六边形、椭圆形、或方形单元。另 外，本发明的实施例并不限于MOSFET。例如，对于本领域:技术人 员而言，在考虑到本文的情况下，进行必要改变以形成上述 MOSFET的IGBT对应部分是显而易见的。另外，尽管本文所描述 的一些实施例对与低压应用尤其有用，但是，在考虑到本文的情况 下，本4页^i支术人员可对上述的处理流考呈和结构进^亍改变，以形成 适用于高压应用的晶体管，并具有^艮多和本发明相同的优点和特征。 另外，本发明的 一个或多个实施例的特征可与本发明的其它实施例 的一个或多个特征结合，而不脱离本发明的范围。因此，本发明的范围并不由上述描述所确定，而是参照所附的 权利要求书及其所有的等同物所确定。
权利要求
1. 一种形成FET的方法，包括为第一导电类型的半导体区提供在所述半导体区上延伸的第二导电类型的外延层；形成延伸穿过所述外延层并在所述半导体区中停止的沟槽；执行所述第一导电类型的掺杂物的双通道倾斜注入，从而沿所述沟槽的侧壁形成第一导电类型的区域；执行所述第二导电类型的掺杂物的阈值电压调节注入，从而将第一导电类型的所述区域沿所述沟槽的上侧壁延伸的部分的导电类型转变为所述第二导电类型；以及在所述沟槽的每一侧的侧面形成所述第一导电类型的源区。
2. 根据权利要求1所述的方法，进一步包括在所述沟槽的下部中形成屏蔽电极，以使所述屏蔽电极的 上部在所述外延层中延伸，〗吏所述屏蔽电才及的下部在所述半导 体区中延伸，所述屏蔽电极通过屏蔽绝缘物与所述外延层和所 述半导体区绝缘；沿所述沟一曹的上侧壁形成斥册绝纟彖层；以及在所述沟槽中形成栅电极，位于所述屏蔽电极之上，^旦与 所述屏蔽电4及绝纟彖。
3. 根据权利要求1所述的方法，进一步包括在所述外延层形成所述第二导电类型的重体区；形成在所述沟槽和每个源区的一部分之上延伸的绝纟彖帽；以及形成4妄触所述源区和所述重体区的源互连层。
4. 根据权利要求1所述的方法，进一步包括在所述执行双通道倾斜注入的步骤之前，执行所述第二导 电类型的掺杂物的双通道倾斜注入，从而沿沟槽侧壁形成第二 导电类型的区域；其中，所述第二导电类型的区域比所述第 一导电类型的区 i或冲黄向延伸的更远；以及其中，选才奪所述第 一导电类型的4参杂物的双通道倾斜注入 和所述第二导电类型的掺杂物的双通道倾斜注入的掺杂浓度， 从而在所述第 一导电类型的区域和所述第二导电类型的区域 之间获得大致的电荷平衡。
5. 根据权利要求1所述的方法，其中，所述第一导电类型是n型， 所述第二导电类型是p型。
6. 根据权利要求1所述的方法，其中所述半导体区是高掺杂衬 底。
7. —种形成MOSFET的方法，包4舌提供第一导电类型的衬底；在所述衬底之上形成第二导电类型的外延层；形成延伸穿过所述外延层并在所述一于底中停止的沟槽；执行所述第 一导电类型的掺杂物的双通道倾斜注入，从而 沿所述沟槽的侧壁形成第 一导电类型的区域；在所述沟槽的下部形成屏蔽电极，从而使得所述屏蔽电极 的上部在所述外延层中延伸，所述屏蔽电4及的下部在所述4于底 中延伸，所述屏蔽电极通过屏蔽绝缘物与所述外延层和所述衬底绝缘；沿所述沟槽的上侧壁形成4册绝纟彖层；在所述沟槽中形成栅电极，位于所述屏蔽电极之上，但与 所述屏蔽电极绝缘；执行所述第二导电类型的掺杂物的阈值电压调节注入，从 而将所述第 一 导电类型的所述区域沿所述沟槽的上侧壁延伸 的部分的导电类型转变为所述第二导电类型；以及在所述沟槽的每 一 侧的侧面形成所述第 一 导电类型的源区。
8. 根据权利要求7所述的方法，进一步包括在所述外延层形成所述第二导电类型的重体区；形成在所述沟一曹和每个源区的一部分之上延伸的绝纟彖帽；以及形成4妻触所述源区和所述重体区的源互连层。
9. 根据权利要求7所述的方法，进一步包括在所述执行双通道倾斜注入的步骤之前，执行所述第二导 电类型的掺杂物的双通道倾斜注入，从而沿沟槽侧壁形成第二 导电类型的区i^;其中，所述第二导电类型的区域比所述第一导电类型的区 i或冲黄向延伸的更远；以及其中，选^奪所述第一导电类型的4参杂物的^又通道倾4牛注入 和所述第二导电类型的掺杂物的双通道倾斜注入的掺杂浓度，乂人而在所述第一导电类型的区域和所述第二导电类型的区域 之间获得大致的电荷平衡。
10. 根据权利要求7所述的方法，其中所述第一导电类型是n型， 所述第二导电类型是p型。
11. 一种MOSFET,包括延伸进半导体区的沟槽；位于所述沟槽的下部的屏蔽电才及，所述屏蔽电才及通过屏蔽 绝缘物与所述半导体区绝缘；位于所述沟槽的上部的栅电极，所述栅电极位于所述屏蔽 电才及之上，^旦与所述屏蔽电才及绝纟彖；其中，所述半导体区包括第一导电类型的衬底；在所述衬底之上的第二导电类型的第一硅区域，所 述第 一 硅区域具有延伸至所述栅电极的顶面和底面的中 间深度的第一部分，所述第一硅区域具有延伸至所述屏 蔽电极的顶面和底面的中间深度的第二部分；在所述沟槽和所述第一硅区域的所述第二部分之间 的所述第一导电类型的第二珪区域，所述第二石圭区域具 有在远离所述沟槽的侧壁的方向上减少的横向阶梯掺杂 浓度；以及在所述第 一 硅区域中的所述第 一 导电类型的源区， 所述源区与所述沟冲曹相邻。
12. 才艮据权利要求11所述的MOSFET,其中，所述沟槽在所述衬 底内停止。
13. 根据权利要求11所述的MOSFET，其中，所述第一硅区域的 所述第 一部分包括通过所述源区和所述第二硅区域之间的间 隔物限定的垂直延伸的沟道区域。
14. 根据权利要求11所述的MOSFET,进一步包括所述第二导电类型的重体区域，位于所述第一珪区域中；以及源互连层，电接触所述源区和所述重体区，但与所述冲册电 极绝缘。
15. —种形成FET的方法，包4舌的第二导电类型的外延层；寺丸行第一石圭蚀刻，以形成延伸进所述外延层并在所述外延 层内停止的上沟槽部；形成沿所述上沟槽部的侧壁并在与所述上沟槽部相邻的 平台之上延伸，但不沿所述上沟槽部的底面延伸的保护材料；冲丸行第二石圭蚀刻，以形成/人所述上沟槽部的所述底面延伸 穿过所述外延层并在所述半导体区内停止的下沟槽部，所述下 沟槽部比所述上沟槽部窄；以及执行所述第 一导电类型的摻杂物的双通道倾斜注入，从而 沿所述下沟槽部的侧壁形成第 一导电类型的硅区域，所述保护 材泮+阻止所注入的4参杂物进入所述上沟，曹部的侧壁和与所述上沟槽部相邻的所述平台区域。
16. 才艮据权利要求15所述的方法，其中，所述形成保护材料的步 骤包括沿所述上沟槽部的侧壁和底面以及在与所述上沟槽部相 邻的平台区域之上形成绝缘层；沿所述上沟槽部的侧壁形成绝缘隔离物；以及去除沿所述上沟槽部的所述底面延伸的所述绝纟彖层的一 部分，从而暴露所述外延层的表面。
17. 根据权利要求16所述的方法，其中，所述绝缘层包括氧化物， 所述绝缘隔离物包括氮化物。
18. 才艮据权利要求16所述的方法，其中，所述绝缘层一皮形成为使 得所述绝纟彖层在所述平台区域之上延伸的部分比所述绝缘层 在所述沟冲曹内延伸的部分厚。
19. 4艮据卄又利要求15所述的方法，进一步包括在所述下沟槽部形成屏蔽电极，所述屏蔽电极通过屏蔽绝 缘物与所述外延层和所述半导体区绝纟象；沿所述上沟槽的侧壁形成栅绝缘层；以及在所述上沟槽部中形成4册电才及，位于所述屏蔽电极之上， ^旦与所述屏蔽电一及绝纟彖。
20. 根据权利要求15所述的方法，进一步包括在所述外延层中形成所述第 一导电类型的源区； 在所述外延层中形成所述第二导电类型的重体区；以及 形成4妄触所述源区和所述重体区的源互连层。
21. 根据权利要求15所述的方法，其中，所述第一导电类型是n 型，所述第二导电类型是p型。
22. 根据权利要求15所述的方法，其中，所述半导体区是重掺杂 衬底。
23. —种形成MOSFET的方法，包括为第 一导电类型的衬底提供在所述衬底上延伸的第二导 电类型的外延层；执行第一珪蚀刻，以形成延伸进所述外延层并在所述外延 层内4亭止的上沟沖曹部；形成沿所述上沟冲曹部的侧壁并在与所述上沟冲曹部相邻的 平台之上延伸，但不沿所述上沟槽部的底面延伸的保护材料；执行第二硅蚀刻，以形成从所述上沟槽部的所述底面延伸 穿过所述外延层并在所述衬底内停止的下沟槽部，所述下沟槽 部比所述上沟槽部窄；执行所述第一导电类型的掺杂物的双通道倾斜注入，从而 沿所述下沟槽部的侧壁形成第 一 导电类型的硅区域，所述保护 材料阻止所注入的掺杂物进入所述上沟槽部的侧壁和与所述 上沟槽部相邻的所述平台区域；衬着所述下沟槽部的侧壁和底面形成屏蔽绝缘物；在所述下沟槽部中形成屏蔽电极；沿所述上沟，曹部的侧壁形成4册绝纟彖层；以及在所述上沟槽中形成4册电才及，位于所述屏蔽电才及之上，^f旦 与所述屏蔽电极绝缘。
24. 根据权利要求23所述的方法，其中，所述形成保护材料的步 骤包括形成沿所述上沟槽部的侧壁和底面并在与所述上沟槽部 相邻的平台区之上延伸的保护绝缘层；沿所述上沟槽部的侧壁形成绝缘隔离物；以及去除沿所述上沟4曹部的所述底面延伸的所述绝纟彖层的一 部分，乂人而暴露所述外延层的表面。
25. 根据权利要求24所述的方法，其中，所述保护绝缘层包括氧 化物，所述绝缘隔离物包括氮化物。
26. 根据权利要求24所述的方法，其中，所述保护绝缘层被形成 为使得所述保护绝缘层在所述平台区域之上延伸的部分比所 述保护绝缘层在所述沟槽内延伸的部分厚。
27. 根据权利要求23所述的方法，进一步包括在所述外延层中形成所述第 一导电类型的源区； 在所述外延层中形成所述第二导电类型的重体区；以及 形成4妻触所述源区和所述重体区的源互连层。
28. 根据权利要求23所述的方法，其中，所述第一导电类型是n 型，所述第二导电类型是p型。
29. —种MOSFET,包括沟槽，具有下部和上部，所述下部比所述上部窄，所述沟 槽延伸进半导体区；屏蔽电极，位于所述沟槽的所述下部，所述屏蔽电极通过 屏蔽绝缘物与所述半导体区绝缘；栅电极，位于所述沟槽的所述上部，所述栅电极位于所述屏蔽电才及之上并与所述屏蔽电极绝缘； 其中，所述半导体区包括 第一导电类型的衬底；在所述衬底之上的第二导电类型的第一硅区域，所 述第 一石圭区域具有延伸至所述栅电才及的顶面和底面的中 间深度的第一部分，所述第一石圭区域具有延伸至所述屏 蔽电才及的顶面和底面的中间深度的第二部分；在所述下沟槽部和所述第 一 硅区域的所述第二部分 之间的所述第一导电类型的第二硅区域，所述第二硅区 域具有在远离所述下沟槽部的侧壁的方向上减少的横向 阶梯纟参杂浓度；以及在所述第 一石圭区域中的所述第 一导电类型的源区， 所述源区与所述上沟槽部相邻。
30. 根据权利要求29所述的MOSFET，其中，所述下沟槽部在所 述^N"底内4亭止。
31. 4艮据权利要求29所述的MOSFET，其中，所述第一硅区域的 所述第 一部分包括通过所述源区和所述第二硅区域之间的间 隔物限定的垂直延伸的沟道区域。
32. 根据权利要求29所述的MOSFET,进一步包括所述第二导电类型的重体区域，位于所述第一硅区域中；以及源互连层，电接触所述源区和所述重体区，但与所述栅电 极绝缘。
33. —种形成FET的方法，包4舌的所述第 一导电类型的外延层；执行第一硅蚀刻，以形成延伸进所述外延层并在所述外延 层内4亭止的上沟槽部；形成沿所述上沟冲曹部的侧壁并在与所述上沟纟曹部相邻的 平台之上延伸，但不沿所述上沟槽部的底面延伸的保护材料；执行第二硅蚀刻，以形成从所述上沟槽部的所述底面延伸 穿过所述外延层并在所述半导体区内停止的下沟槽部，所述下 沟槽部比所述上沟槽部窄；以及执行所述第一导电类型的掺杂物的双通道倾斜注入，从而 沿所述下沟槽部的侧壁形成第 一 导电类型的硅区域，所述保护 材料阻止所注入的掺杂物进入所述上沟槽部的侧壁和与所述上沟槽部相邻的所述平台区域。
34. 根据权利要求33所述的方法，其中，所述形成保护材料的步 骤包括形成沿所述上沟#曹部的侧壁和底面禾口在与所述上沟—曹部 相邻的平台区域之上延伸的绝缘层；沿所述上沟槽部的侧壁形成绝缘隔离物；以及去除所述绝纟彖层沿所述上沟槽部的所述底面延伸的 一部 分，/人而暴露所述外延层的表面。
35. 根据权利要求34所述的方法，其中，所述绝缘层包括氧化物， 所述绝缘隔离物包括氮化物。
36. 4艮据权利要求34所述的方法，其中，所述绝纟彖层^皮形成为4吏 得所述绝缘层在所述平台区域之上延伸的部分比所述绝缘层 在所述沟槽内延伸的部分厚。
37. 根据权利要求33所述的方法，进一步包括在所述下沟槽部形成屏蔽电极，所述屏蔽电极通过屏蔽绝 缘物与所述外延层和所述半导体区绝缘；沿所述上沟4曹部的侧壁形成4册绝纟彖层；以及在所述上沟槽部中形成栅电极，位于所述屏蔽电极之上， ^旦与所述屏蔽电极绝纟彖。
38. 根据权利要求33所述的方法，进一步包括在所述外延层中形 成第二导电类型的体区域。
39. 根据权利要求38所述的方法，进一步包括在所述体区域中形成所述第一导电类型的源区； 在所述体区i或中形成所述第二导电类型的重体区；以及 形成4妻触所述源区和所述重体区的源互连层。
40. 根据权利要求39所述的方法，其中，所述第一导电类型是n 型，所述第二导电类型是p型。
41. 根据权利要求33所述的方法，其中，所述半导体区是重掺杂 衬底。
42. —种形成MOSFET的方法，包括为第 一导电类型的衬底提供在所述衬底上延伸的第二导 电类型的外延层；才丸行第一石圭蚀刻，以形成延伸进所述外延层并在所述外延层停止的上沟槽部；形成沿所述上沟槽部的侧壁并在与所述上沟4曹部相邻的 平台之上延伸，但不沿所述上沟槽部的底面延伸的保护材料；执行第二硅蚀刻，以形成从所述上沟槽部的所述底面延伸 穿过所述外延层并在所述衬底内停止的下沟槽部，所述下沟槽 部比所述上沟一曹部窄；4丸4亍所述第 一导电类型的4参杂物的双通道倾斜注入，从而 沿所述下沟槽部的侧壁形成第 一 导电类型的硅区域，所述保护 才才泮十阻止所注入的掺杂物进入所述上沟纟曹部的侧壁和与所述 上沟冲曹部相邻的所述平台区i或；衬着所述下沟槽部的侧壁和底面形成屏蔽绝》彖物；在所述下沟槽部中形成屏蔽电极；沿所述上沟槽部的侧壁形成栅绝缘层；以及在所述上沟槽部中形成栅电极，位于所述屏蔽电极之上， 但与所述屏蔽电极绝缘。
43. 才艮据权利要求42所述的方法，其中，所述形成保护材料的步 骤包括形成沿所述上沟纟曹部的侧壁禾口底面并在与所述上沟 一曹部 相邻的平台区之上延伸的保护绝缘层；沿所述上沟槽部的侧壁形成绝缘隔离物；以及去除所述绝缘层沿所述上沟槽部的所述底面延伸的 一部 分，从而暴露所述外延层的表面。
44. 4艮据权利要求43所述的方法，其中，所述保护绝缘层包括氧 化物，所述绝缘隔离物包括氮化物。
45. 根据权利要求43所述的方法，其中，所述保护绝缘层被形成 为使得所述保护绝缘层在所述平台区域之上延伸的部分比所 述保护绝缘层在所述沟槽内延伸的部分厚。
46. 根据权利要求42所述的方法，进一步包括在所述外延层中形成所述第二导电类型的体区域； 在所述体区域中形成所述第一导电类型的源区； 在所述体区域中形成所述第二导电类型的重体区；以及 形成4妾触所述源区和所述重体区的源互连层。
47. #4居^^利要求46所述的方法，其中，所述第一导电类型是n 型，所述第二导电类型是p型。
48. —种MOSFET,包括沟槽，具有下部和上部，所述下部比所述上部窄，所述沟 槽延伸进半导体区；屏蔽电极，位于所述沟槽的所述下部，所述屏蔽电极通过 屏蔽绝缘物与所述半导体区绝缘；才册电极，4立于所述沟才曹的所述上部，所述一册电核J立于所述 屏蔽电极之上^f旦与所述屏蔽电极绝纟彖；其中，所述半导体区包括第一导电类型的衬底；在所述衬底之上的所述第 一导电类型的外延层；在所述外延层中的第二导电类型的体区域；在所述体区域中的所述第一导电类型的源区，所述 源区和所述体区域和所述衬底之间的界面限定了沟道区 域；以及所述第一导电类型的石圭区域，沿所述沟槽的所述下 部的侧壁延伸，并延伸进所述沟道区&戈的下部，所述石圭 区域具有在远离所述沟槽的侧壁的方向上减少的冲黄向阶 梯掺杂浓度。
49. 根据^f又利要求48所述的MOSFET，其中，所述沟槽的所述下 部在所述衬底内停止。
50. 根据权利要求48所述的MOSFET,进一步包括所述第二导电类型的重体区域，位于所述体区域中；以及源互连层，电接触所述源区和所述重体区，但与所述栅电 极绝缘。
51. —种形成电荷平纟軒MOSFET的方法，包括为第一导电类型的衬底提供在所述衬底上延伸的第二导 电类型的外延层；形成延伸通过所述外延层并在所述衬底停止的栅沟槽；一t着所述4册沟槽的侧壁和底面形成屏蔽绝纟彖物；在所述4册沟槽中形成屏蔽电才及；沿所述栅沟槽的上侧壁形成4册绝纟彖层；在所述栅沟槽中形成栅电极，所述栅电极位于所述屏蔽电 极之上，但与所述屏蔽电才及绝缘；形成延伸穿过所述外延层并在所述衬底内停止的深坑，所 述深坑与所述4册沟槽横向隔离；以及用所述第二导电类型的硅材料填充所述深坑。
52. 才艮据4又利要求51所述的方法，进一步包括在所述外延层中形成所述第二导电类型的体区域；在所述体区域中形成所述第 一导电类型的源区，所述源区 在所述^"沟槽的侧面；在所述体区域中形成所述第二导电类型的重体区；以及形成4妄触所述源区和所述重体区的源互连层。
53. —种MOSFET，包括第一导电类型的衬底；在所述衬底之上的所述第一导电类型的外延层；延伸穿过所述外延层并在所述衬底内停止的栅沟槽；衬着所述栅沟槽的侧壁和底面的屏蔽绝缘物；位于所述栅沟槽的下部的屏蔽电极；沿所述一册沟槽的上侧壁延伸的4册绝纟彖层；在所述栅沟槽中的栅电极，所述栅电极在所述屏蔽电极之 上^f旦与所述屏蔽电才及绝纟彖；以及深坑，延伸穿过所述外延层并在所述衬底中停止，所述深 坑与所述栅沟槽横向隔离，其中所述深坑用所述第二导电类型 的硅材料填充。
54. 根据权利要求53所述的MOSFET,进一步包括在所述外延层的上部中的所述第二导电类型的体区域；在所述体区域中的所述第 一导电类型的源区，所述源区在 所述一册沟槽的侧面；以及在所述体区域中的所述第二导电类型的重体区。
55. —种形成电荷平纟軒MOSFET的方法，包4舌提供第 一导电类型的衬底；在所述衬底之上形成所述第 一导电类型的外延层；形成延伸穿过所述外延层并在所述衬底中停止的多个栅 沟槽；斥于着每个^册沟冲曹的侧壁和底面形成屏蔽绝纟彖物； 在每个冲册沟槽中形成屏蔽电才及； 沿每个栅沟槽的上侧壁形成栅绝缘层；在每个栅沟槽中形成4册电才及，所述4册电才及在所述屏蔽电招_ 之上^旦与所述屏蔽电才及绝纟彖；以及执行到相邻的栅沟槽之间的平台区域中的所述第二导电 类型的掺杂物的多次离子注入，从而形成延伸穿过所述外延层 并在所述衬底内停止的多个第二导电类型的柱状物，每个第二 导电类型的柱状物均位于每两个栅沟槽之间。
56. 才艮据权利要求55所述的方法，进一步包括在所述外延层中形成所述第二导电类型的体区域；在所述体区域内形成所述第一导电类型的源区，所述源区 在所述多个一册沟槽的侧面；在所述体区域中形成所述第二导电类型的重体区；以及形成4妻触所述源区和所述重体区的源互连层。
57. 根据权利要求55所述的方法，进一步包括在执行所述多次离子注入之前，在与所述栅沟槽相邻的平 台区域中形成中空坑，其中，所述多次离子注入一皮寺丸4亍穿过所 述中空坑。
58. 根据权利要求55所述的方法，进一步包括在才丸4亍所述多次离子注入之前在所述外延层的上部形成所述第二导电类型的体区域；在所述体区域的上部形成所述第一导电类型的石圭区 域；以及4丸4亍石圭蚀刻，以形成延伸穿过所述石圭区域的中空坑， 从而将所述硅区域分成两个区域，每个区域均形成源区， 其中，所述多次离子注入被^丸行穿过所述中空坑。
59. —种形成FET的方法，包括在第一导电类型的半导体区中形成多个沟槽，所述多个沟 槽包括多个4册化沟槽和多个未4册化沟槽；在相邻的沟槽之间的所述半导体区中形成第二导电类型 的体区i或；用绝缘材料填充所述栅化沟槽和所述未栅化沟槽中的每 个的底部；在所述绝缘材料之上的每个栅化沟槽中形成栅电极；以及在所述绝缘材料之上的每个未栅化沟槽中形成所述第二 导电类型的导电材料，从而使得所述导电材料沿每个未栅化沟 槽的侧壁^妻触所述体区域。
60. 根据权利要求59所述的方法，进一步包括在每个体区域中形成所述第一导电类型的源区，其中，每 个未一册化沟槽中的所述导电材#+沿所述未4册化沟槽的侧壁接 角虫沖目应的源区；以及形成接触每个源区和每个导电材料的源互连层。
61. 根据权利要求59所述的方法，其中，所述填充步骤包括用绝缘材料填充每个栅化沟槽和每个未栅化沟槽，使得所 述栅化沟槽和所述未栅化沟槽中的所述绝缘材料的顶面基本 上与邻近所述栅化沟槽和所述未栅化沟槽的顶面共面；使每个栅化沟槽中的所述绝缘材料凹入，从而沿所述栅化 沟槽的底部形成厚底绝纟彖物；以及使每个未栅化沟槽中的所述绝缘材料凹入到所述体区域 的深度之上的深度。
62. 根据权利要求59所述的方法，其中，所述形成体区域的步骤 包括在所述FET的主动区中执行所述第二导电类型的掺杂物 的表层注入。
63. 根据权利要求60所述的方法，其中，所述形成源区的步骤包 括在所述FET的主动区中4丸行所述第一导电类型的掺杂物 的表层注入。
64. 根据权利要求59所述的方法，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部。
65. 根据权利要求59所述的方法，其中，所述在每个未栅化沟槽 中形成导电材料的步骤包括形成多晶硅层，以大致填充每个未栅化沟槽。
66. 才艮据权利要求59所述的方法，其中， 一个未栅化沟槽形成在 每两个相邻的4册化沟槽之间。
67. 根据权利要求59所述的方法，其中，两个或更多个未栅化沟 槽形成在每两个相邻的栅化沟槽之间。
68. —种FET,包括多个沟槽，延伸进第一导电类型的半导体区，所述多个沟 槽包括多个4册化沟槽和多个未一册化沟槽；在相邻的沟槽之间的所述半导体区中的第二类型的体区域；绝缘材料，填充所述栅化沟槽和所述未栅化沟槽中的每个的底部；在每个4册化沟槽中的4册电极；以及在每个未栅化沟槽中的所述第二导电类型的导电材料，所 述导电材料沿所述未栅化沟槽的侧壁接触相应的体区域。
69. 根据权利要求68所述的FET，进一步包括在每个体区域中的所述第一导电类型的源区，其中，每个 未4册化沟槽中的所述导电材并+沿所述未4册化沟槽的侧壁^妻触 对目应的源区；以及源互连层，4妻触每个源区和每个导电材料。
70. 根据权利要求68所述的FET，其中，每个未栅化沟槽中的所 述绝缘材料具有位于所述体区域的底面之上的顶面。
71. 根据权利要求69所述的FET，其中，每个源区延伸穿过平台 区域的整个宽度，所述平台区域通过两个相邻的沟槽沿横向尺 寸限制。
72. 根据权利要求68所述的FET,其中，所述半导体区包括重掺 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部 中。
73. 根据权利要求68所述的FET，其中，所述导电材料包括所述 第二导电类型的多晶硅。
74. 根据权利要求68所述的FET,其中， 一个未栅化沟槽被设置 在每两个相邻的4册化沟槽之间。
75. 根据权利要求68所述的FET,其中，两个或更多个未栅化沟 槽形成在每两个相邻的栅化沟槽之间。
76. —种形成FET的方法，包才舌在第一导电类型的半导体区中形成多个沟槽，所述多个沟 槽包括多个4册化沟槽和多个未4册化沟槽；在每个栅化沟槽和未栅化沟槽的底部形成屏蔽电极；在相邻的沟槽之间的所述半导体区中形成第二导电类型 的体区i或；在每个未栅化沟槽中的屏蔽电极之上形成绝缘层；以及在所述绝纟彖层之上的每个未4册化沟槽中形成所述第二导 电类型的导电材料，使得所述导电材料沿所述未栅化沟槽接触 体区域。
77. 根据权利要求76所述的方法，进一步包括在每个体区域中形成所述第一导电类型的源区，其中，每 个未4册化沟槽中的导电材^"沿所述未4册化沟槽一妄触相应的源 区；以及形成接触每个源区和每个导电材#+的源互连层。
78. 根据权利要求76所述的方法，进一步包括在形成屏蔽电极的步骤之前，衬着每个栅化沟槽和未栅化 沟槽的下侧壁和底面形成屏蔽绝纟彖层；在每个栅化沟槽中的所述屏蔽电极之上形成电极间绝缘 层，所述电才及间绝纟彖层由沉积的绝纟彖物形成；以及在每个栅化沟槽中的所述电极间绝缘层之上形成栅电极。
79. 根据权利要求76所述的方法，其中，所述形成绝缘层的步骤 包括在所述形成屏蔽电极的步骤之后，用绝缘材津+填充每个未 栅化沟槽，使得所述未栅化沟槽中的所述绝缘材料的顶面基本 上与和所述未才册化沟槽相邻的平台区域的顶面齐平；以及4吏得每个未4册化沟槽中的所述绝《彖材料凹入到所述体区 域的深度之上的深度。
80. 根据权利要求76所述的方法，其中，所述形成体区域的步骤 包括在所述FET的主动区中执行所述第二导电类型的掺杂物的n^主入。
81. 根据权利要求77所述的方法，其中，所述形成源区的步骤包 括在所述FET的主动区中^丸4亍所述第一导电类型的纟参杂物 的l层S主入。
82. 根据权利要求76所述的方法，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域被形成在所述外延层的上部，其中，所述栅化沟槽和所述未栅化沟槽在所述衬底中停 止。
83. 才艮据权利要求76所述的方法，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域纟皮形成在所述外延层的 上部，其中，所述4册化沟槽和所述未4册化沟槽在所述外延层中 停止。
84. 根据权利要求76所述的方法，其中，所述在每个未栅化沟槽 中形成导电材料的步骤包括形成多晶硅层，以基本上填充每个未栅化沟槽。
85. 根据权利要求76所述的方法，其中， 一个未栅化沟槽形成在 每两个相邻的4册化沟槽之间。
86. 根据权利要求76所述的方法，其中，两个或更多个未栅化沟 槽形成在每两个相邻的栅化沟槽之间。
87. —种FET,包括多个沟槽，位于第一导电类型的半导体区中，所述多个沟 槽包括多个才册化沟槽和多个未斥册化沟槽；屏蔽电极，位于每个栅化沟槽和未栅化沟槽的底部；第二导电类型的体区域，位于相邻沟槽之间的所述半导体 区中；绝缘层，位于每个未栅化沟槽中的所述屏蔽电极之上；以及所述第二导电类型的导电材料，位于所述绝缘层之上的每 个未4册化沟槽中，其中，所述导电材料沿所述未4册化沟槽的侧 壁4妻触体区i或。
88. 才艮据权利要求87所述的FET,进一步包括所述第一导电类型的源区，位于每个体区域中，其中，每 个未才册化沟槽中的所述导电材术+沿所述未4册化沟槽的侧壁4妄 角虫许目应的源区；以及源互连层，用于接触每个源区和每个导电材料。
89. 才艮据权利要求88所述的FET，其中，每个源区延伸穿过平台 区域的整个宽度，所述平台区域通过两个相邻的沟槽沿横向尺 寸限制。
90. 才艮据;^又利要求88所述的FET,其中，每个才册化沟槽和未^H匕 沟槽中的所述屏蔽电才及电连4妻至所述源互连层。
91. 根据权利要求87所述的FET,进一步包括屏蔽绝缘层，衬着每个栅化沟槽和未栅化沟槽的下侧壁和 底面；电极间绝缘层，位于每个沟槽中的所述屏蔽电极之上，所 述电4及间绝纟彖层；以及栅电极，位于每个栅沟槽中的所述电极间绝缘层之上。
92. 根据权利要求87所述的FET，其中，每个未栅化沟槽中的所
93. 根据权利要求87所述的FET,其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域被形成在所述外延层的 上部，其中，所述栅化沟槽和所述未栅化沟槽在所述衬底中停止。
94. 根据权利要求87所述的FET，其中，所述半导体区包括重掺 杂村底和覆盖外延层，以及所述体区域被形成在所述外延层的 上部，其中，所述4册化沟槽和所述未冲册化沟槽在所述外延层中 停止。
95. 根据权利要求87所述的FET,其中，所述导电材料包括所述 第二导电类型的多晶硅层。
96. 根据权利要求87所述的FET,其中， 一个未栅化沟槽形成在 每两个才目4卩的片册化沟槽之间。
97. 根据权利要求87所述的FET，其中，两个或更多个未栅化沟 冲曹形成在每两个相邻的4册^匕沟冲曹之间。
98. —种形成FET的方法，包括在第一导电类型的半导体区中形成多个沟槽，所述多个沟 槽包括多个4册化沟槽和多个未才册化沟槽；在相邻的沟槽之间的所述半导体区中形成第二导电类型 的体区i或；在每个栅化沟槽的底部中形成屏蔽电极；在每个未栅化沟槽中形成屏蔽电极，每个未栅化沟槽中的 所述屏蔽电才及具有在所述体区域的底面之上的顶面；以及在每个未栅化沟槽中形成所述第二导电类型的导电材料， 使得所述导电材料沿所述未栅化沟槽的侧壁接触体区域，所述 导电材料同样与每个未栅化沟槽中的屏蔽电极接触。
99. 根据权利要求98所述的方法，进一步包括在每个体区域中形成所述第 一导电类型的源区，其中每个牙目应的源区；以及形成接触每个源区和每个导电材料的源互连层。
100. 根据权利要求98所述的方法，进一步包括在形成每个栅化沟槽中的所述屏蔽电极的步骤之前，衬着 每个^H匕沟 一曹的下侧壁和底面形成屏蔽绝纟彖层； 衬着每个栅化沟槽的上侧壁形成栅绝缘层，所述栅绝缘层 在每个4册化沟槽中所述屏蔽电才及之上延伸，所述栅绝缘层通过 生长绝纟彖物形成；以及在每个栅化沟槽中的所述栅绝缘层之上形成栅电极。
101. 根据权利要求98所述的方法，其中，所述形成体区域的步骤 包括在所述FET的主动区中才丸4亍所述第二导电类型的4参杂物 的表层注入。
102. 根据权利要求99所述的方法，其中，所述形成源区的步骤包 括在所述FET的主动区中执行所述第一导电类型的掺杂物 的表层注入。
103. 根据权利要求98所述的方法，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部， 其中，所述栅化沟槽和所述未栅化沟槽在所述衬底中停止。
104. 根据权利要求98所述的方法，其中，所述半导体区包括重摻 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部， 其中，所述4册化沟槽和所述未4册化沟槽在所述外延层中停止。
105. 根据权利要求98所述的方法，其中，所述在每个未栅化沟槽 中形成导电材料的步骤包括形成多晶硅层，以基本填充每个未栅化沟槽。
106. 根据权利要求98所述的方法，其中， 一个未栅化沟槽形成在 每两个相邻的冲册化沟槽之间。
107. 根据权利要求98所述的方法，其中，两个或更多个未栅化沟 槽形成在每两个相邻的斥册化沟槽之间。
108. —种FET,包4舌多个沟槽，在第一导电类型的半导体区中，所述多个沟槽 包括多个栅化沟槽和多个未栅化沟槽；在相邻的沟槽之间的所述半导体区中的第二类型的体区域；在每个栅化沟槽的底部的屏蔽电极；在每个未栅化沟槽中的屏蔽电极，每个未栅化沟槽中的所 述屏蔽电极具有在所述体区域的底面之上的顶面；以及所述第二导电类型的导电材料，位于每个未栅化沟槽中， 所述导电材料沿所述未栅化沟槽接触体区域，所述导电材料同 样与每个未栅化沟槽中的所述屏蔽电极接触。
109. 根据权利要求98所述的FET，进一步包括所述第一导电类型的源区，位于每个体区域中，其中，每触相应的源区；以及源互连层，接触每个源区和每个导电材料。
110. 根据权利要求88所述的FET，其中，每个源区延伸穿过平台 区域的整个宽度，所述平台区域通过两个相邻的沟槽沿横向尺 寸限制。
111. 根据权利要求88所述的FET,其中，每个栅化沟槽和未栅化 沟槽中的所述屏蔽电极电连接至所述源互连层。
112. 根据权利要求98所述的FET,进一步包括屏蔽绝缘层，衬着每个4册化沟槽的下侧壁和底面；冲册绝纟彖层，衬着每个4册化沟槽的上侧壁，并在每个片册化沟 槽中的所述屏蔽电才及之上延伸；以及栅电极，位于每个栅化沟槽中的所述栅绝缘层之上。
113. 根据权利要求87所述的FET,其中，每个未栅化沟槽中的所
114.根据权利要求87所述的FET，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域^皮形成在所述外延层的 上部，其中，所述栅化沟槽和所述未栅化沟槽在所述衬底中停止。
115.根据权利要求87所述的FET，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域被形成在所述外延层的上部，其中，所述斥册化沟槽和所述未4册化沟槽在所述外延层中停止。
116. 根据权利要求87所述的FET，其中，所述导电材料包括所述 第二导电类型的多晶硅层。
117. 根据权利要求87所述的FET，其中， 一个未栅化沟槽形成在 每两个相邻的4册化沟槽之间。
118. 根据权利要求87所述的FET，其中，两个或更多个未冲册化沟 槽形成在每两个相邻的冲册化沟槽之间。
119. 一种形成FET的方法，包4舌在第 一导电类型的半导体区中形成多个沟槽，所述多个沟 槽包括多个栅化沟槽和多个未栅化沟槽；在每个栅化沟槽和未栅化沟槽的底部中形成屏蔽电极；在相邻的沟槽之间的所述半导体区中形成第二导电类型 的体区i或；在每个未栅化沟槽中的所述屏蔽电极之上形成绝纟彖层；以及将所述第二导电类型的掺杂物双通道倾斜注入每个未栅 化沟槽的暴露的上侧壁，从而在每个体区域中形成重体区。
120. 根据权利要求119所述的方法，进一步包括在每个体区域中形成所述第一导电类型的源区；以及形成4妻触每个源区的上表面的源互连层，所述源互连层填 充每个未栅化沟槽的上部，,人而沿着每个未4册化沟槽的上侧壁 4妻触每个源区禾口每个重体区。
121. 根据权利要求119所述的方法，进一步包括在形成屏蔽电极的步骤之前，衬着每个栅化沟槽和未4册化 沟槽的下侧壁和底面上形成屏蔽绝纟彖层；在每个栅化沟槽中的所述屏蔽电极之上形成电极间绝缘 层，所述电极间绝缘层由沉积的绝缘物形成；以及在每个栅化沟槽中的所述电极间绝缘层之上形成栅电极。
122. 根据权利要求119所述的方法，其中，所述形成绝缘层的步骤 包括在所述形成屏蔽电4及的步骤之后，用绝纟彖材剩-填充每个未 栅化沟槽，4吏得所述未栅化沟槽中的所述绝缘材料的顶面基本 上与和所述未冲册4匕沟4曹相邻的平台区&戈的顶面齐平；以及4吏得每个未栅化沟槽中的所述绝缘材料凹入到所述体区 域的深度之上的深度。
123. 4艮据4又利要求119所述的方法，其中，所述形成体区域的步骤 包括在所述FET的主动区中执行所述第二导电类型的掺杂物 的表层注入。
124. 根据权利要求120所述的方法，其中，所述形成源区的步骤包 括在所述FET的主动区中扭J亍所述第一导电类型的4参杂物 的表层注入。
125. 根据权利要求119所述的方法，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域被形成在所述外延层的上部，其中，所述4册化沟槽和所述未4册化沟槽在所述村底中停 止。
126. 根据权利要求119所述的方法，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，以及所述体区域;陂形成在所述外延层的 上部，其中，所述栅化沟槽和所述未栅化沟槽在所述外延层中 停止。
127. 根据权利要求119所述的方法，其中， 一个未栅化沟槽形成在 每两个相邻的^册化沟槽之间。
128. 根据权利要求119所述的方法，其中，两个或更多个未栅化沟 槽形成在每两个相邻的栅化沟槽之间。
129. —种FET，包4舌多个沟槽，位于第一导电类型的半导体区中，所述多个沟 槽包括多个4册化沟槽和多个未4册化沟槽；屏蔽电才及，位于每个4册化沟槽和未4册化沟槽的底部；第二导电类型的体区域，位于相邻沟槽之间的所述半导体 区中；绝缘层，位于每个未斥册化沟槽中的所述屏蔽电极之上；以及重体区，位于每个体区域中，每个重体区均与每个未栅化 沟槽的侧壁相邻。
130. 根据权利要求129所述的FET,进一步包4舌所述第一导电类型的源区，位于每个体区域中；以及源互连层，4妄触每个源区的上表面，所述源互连层填充每 个未栅化沟槽的上部，从而沿着每个未栅化沟槽的上侧壁接触 每个源区和每个重体区。
131. 根据权利要求130所述的FET，其中，每个源区延伸穿过平台 区域的整个宽度，所述平台区域通过两个相邻的沟槽沿横向尺 寸限制。
132. 根据权利要求130所述的FET，其中，每个栅化沟槽和未栅化 沟槽中的所述屏蔽电才及电连接至所述源互连层。
133. 根据权利要求130所述的FET，其中，所述源互连层延伸进每
134. 根据权利要求129所述的FET，进一步包括屏蔽绝缘层，衬着每个栅化沟槽和未栅化沟槽的下侧壁和 底面；电极间绝缘层，位于每个栅化沟槽中的所述屏蔽电极之 上，所述电极间绝缘层；以及栅电极，位于每个栅化沟槽中的所述电极间绝缘层之上。
135. 根据权利要求129所述的FET，其中，所述半导体区包括重掺 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部， 其中，所述4册化沟槽和所述未4册化沟槽在所述一于底中停止。
136. 根据权利要求129所述的FET,其中，所述半导体区包括重掺 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部 中，其中，所述冲册化沟槽和所述未栅化沟槽在所述外延层中停 止。
137. 根据权利要求129所述的FET,其中， 一个未栅化沟槽形成在 每两个相邻的冲册化沟槽之间。
138. 根据权利要求129所述的FET，其中，两个或更多个未栅化沟 槽形成在每两个相邻的4册化沟槽之间。
139. —种形成FET的方法，包4舌在第一导电类型的半导体区中形成多个沟槽，所述多个沟 槽包括多个4册化沟槽和多个未冲册化沟槽；在相邻的沟槽之间的所述半导体区中形成第二导电类型 的体区i或；用绝缘材料填充所述栅化沟槽和所述未栅化沟槽中的每 个的底部；在每个栅化沟槽中的所述绝缘材料之上形成栅电极；以及将所述第二导电类型的掺杂物双通道倾斜注入每个未栅 化沟槽的暴露的上侧壁，从而在每个体区域中形成重体区。
140. 根据权利要求139所述的方法，进一步包括在每个体区域中形成所述第一导电类型的源区；以及形成冲妄触每个源区的上表面的源互连层，所述源互连层填 充每个未4册^b沟 一曹的上部，/人而沿着每个未^Ht沟槽的上侧壁 冲妄触每个源区和每个重体区。
141. 根据权利要求139所述的方法，其中，所述填充步骤包括用绝缘材料填充每个栅化沟槽和每个未栅化沟槽，使得所 述栅化沟槽和所述未栅化沟槽中的所述绝缘材料的顶面基本 上与邻近所述栅化沟槽和所述未一册化沟槽的顶面共面；使每个栅化沟槽中的所述绝缘材料凹入，从而沿所述栅化沟冲曹的底部形成厚底绝纟彖物；以及使每个未栅化沟槽中的所述绝缘材料凹入到所述体区域 的深度之上的深度。
142. 根据权利要求139所述的方法，其中，所述形成体区域的步骤 包括在所述FET的主动区中执行所述第二导电类型的掺杂物的n^主入。
143. 根据权利要求140所述的方法，其中，所述形成源区的步骤包 括在所述FET的主动区中执行所述第一导电类型的掺杂物的n^主入。
144. 根据权利要求139所述的方法，其中，所述半导体区包括重掺 杂衬底和^1盖外延层，所述体区域形成在所述外延层的上部。
145. 根据权利要求139所述的方法，其中， 一个未栅化沟槽形成在 每两个才目4卩的4册4匕沟冲曹之间。
146. 才艮据权利要求139所述的方法，其中，两个或更多个未才册化沟 槽形成在每两个相邻的4册化沟槽之间。
147. —种FET，包括多个沟槽，位于第一导电类型的半导体区，所述多个沟槽 包4舌多个4册化沟槽和多个未4册化沟槽；在相邻的沟槽之间的所述半导体区中的第二导电类型的 体区域；绝缘材料，用绝缘材料填充所述栅化沟槽和所述未栅化沟 才曹中的每个的底部；在每个栅化沟槽中的所述绝缘材料之上的栅电极；以及在每个体区域中的重体区，每个重体区与每个未栅化沟槽 的侧壁相邻。
148. 根据权利要求147所述的FET,进一步包括所述第一导电类型的源区，位于每个体区域中；以及源互连层，4妄触每个源区的上表面，所述源互连层填充每 个未栅化沟槽的上部，从而沿着每个未栅化沟槽的上侧壁接触 每个源区和每个重体区。
149. 根据权利要求148所述的FET，其中，每个源区延伸穿过平台 区域的整个宽度，所述平台区域通过两个相邻的沟槽沿横向尺 寸限制。
150. 根据权利要求148所述的FET，其中，所述源互连层延伸进每
151. 根据权利要求147所述的FET，其中，每个未栅化沟槽中的所 述绝缘材料具有位于所述体区域的底面之上的顶面。
152. 根据权利要求147所述的FET,其中，所述半导体区包括重摻 杂衬底和覆盖外延层，所述体区域形成在所述外延层的上部 中。
153. 根据权利要求147所述的FET，其中， 一个未栅化沟槽被设置 在每两个相邻的冲册化沟槽之间。
154. 根据权利要求147所述的FET,其中，两个或更多个未栅化沟 槽形成在每两个相邻的栅化沟槽之间。
全文摘要
一种如下形成的场效应晶体管。提供第一导电类型的半导体区，第二导电类型的外延层在半导体区之上延伸。形成延伸穿过外延层并在半导体区中停止的沟槽。执行第一导电类型的掺杂物的双通道倾斜注入，从而沿沟道侧壁形成第一导电类型的区域。执行第二导电类型的掺杂物的阈值电压调节注入，从而将第一导电类型的区域沿沟槽的上侧壁延伸的部分的导电类型转变为第二导电类型。形成在沟槽的每侧的侧面的第一导电类型的源区。
文档编号H01L21/336GK101536163SQ200680020630
公开日2009年9月16日 申请日期2006年6月8日 优先权日2005年6月10日
发明者丹尼尔·卡拉菲特, 内森·克拉夫特, 史蒂文·P·萨普, 哈姆扎·耶尔马兹, 阿肖克·沙拉 申请人:飞兆半导体公司