专利名称：局部化soi上方的无电容器dram的制作方法
技术领域：
本发明大体上涉及一种局部化绝缘体上硅("sor)半导体设计，且更具体地说，涉及在动态随机存取存储器("DRAM")阵列中形成局部氧化物。
技术背景使用绝缘体上硅或SOI衬底通常能够在绝缘体(例如氧化物)上方制造典型的电路 元件。在一种应用中，可在SOI上形成无电容器DRAM。使用SOI设计与传统硅衬底相 比增加了针对这些无电容器DRAM的存取晶体管的浮体效应，从而产生远为更有效的存 储。在此类DRAM中编程浮体可通过碰撞电离("II")或通过栅极引发漏极泄漏("GIDL") 来进行。感测是非破坏性的且在较低电压下使用电阻或电流感测方法来进行。对经由 GIDL的无电容器DRAM的进一步描述可在Yoshida等人的"A Design of a Capacitorless IT-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory, Technical Digest" (2003年国际电子装置会议，第913-916 页)(IEEE Cat. No. 03CH37457, 2003)中找到，其内容以全文引用的方式并入本文中。发明内容根据本发明的一个实施例，揭示一种在局部化绝缘体上硅上方形成无电容器DRAM 的方法。所述方法包含以下步骤提供硅衬底；以及在所述硅衬底内界定硅柱阵列。在 硅衬底的至少一部分上方且在硅柱之间界定绝缘体层。在绝缘体层上方在硅柱周围界定 绝缘体上硅层，且在绝缘体上硅层内部和上方形成无电容器DRAM。根据本发明的另一实施例，揭示一种形成存储器芯片的方法。所述方法包含以下步 骤在存储器芯片上界定外围区和存储器阵列区。在存储器阵列区中形成至少一个绝缘 体上硅区，而在外围区中没有形成绝缘体上硅区。在至少一个绝缘体上硅区上或内部形 成至少一个无电容器DRAM。根据本发明的另一实施例，揭示一种存储器装置。所述存储器装置包含源极和漏极。 所述存储器装置进一步包含形成在所述源极与所述漏极之间的浮体，所述浮体界定在局 部化绝缘体上硅内。所述存储器装置进一步包含邻近于浮体的栅极。根据本发明的另一实施例，揭示一种集成电路。所述集成电路包含外围区和阵列区。 在所述阵列区内形成至少一个局部化绝缘体上硅。所述集成电路进一步包含形成在阵列区内的源极和漏极。在所述至少一个局部化绝缘体上硅内在所述源极与所述漏极之间形 成浮体。集成电路进一步包含邻近于浮体的栅极。根据本发明的另一实施例，揭示一种系统。所述系统包含源极以及第一漏极和第二 漏极。所述系统进一步包含形成在源极与第一漏极之间的第一浮体以及形成在源极与第 二漏极之间的第二浮体，所述浮体界定在局部化绝缘体上硅内。所述系统进一步包含邻 近于第一浮体的第一栅极以及邻近于第二浮体的第二栅极。根据本发明的一个实施例，揭示一种操作无电容器DRAM的方法。所述方法包含以 下步骤将浮体置于第一状态中，以及通过测量无电容器DRAM的源极处的第一电流来 检测所述第一状态。所述浮体界定在局部化绝缘体上硅内。
图1是上面已经执行根据本发明一个实施例的局部SOI形成过程的第一步骤的存储 器装置的一部分的示意性横截面图。图2说明上面已经执行根据本发明一个实施例的局部SOI形成过程的第二步骤的图 1的存储器装置。图3说明上面已经执行根据本发明一个实施例的局部SOI形成过程的第三步骤的图1的存储器装置。图4说明上面己经执行根据本发明一个实施例的局部SOI形成过程的第四步骤的图 1的存储器装置。图5说明上面已经执行根据本发明一个实施例的局部SOI形成过程的第五步骤的图 1的存储器装置。图6说明构建于图5的局部SOI衬底上方的无电容器DRAM。图7是图6的无电容器DRAM的局部俯视平面图。
具体实施方式
尽管本发明的优选实施例结合无电容器DRAM来说明局部SOI，但应了解这些形成 局部SOI的方法同样可并入到其它集成电路制作中。另夕卜，尽管依据特定DRAM制作技 术来描述以下方法，但所属领域的技术人员将众所周知的是，此类技术可由其它制作和 修改半导体材料的方法替代。SOI通常通过均匀层转移来形成。因此，为了在SOI上方制造无电容器DRAM，举 例来说，存储器装置的阵列和外围的整个表面并入有SOI衬底。然而，尽管在阵列内需 要SOI，其中绝缘体增强浮体作用，但其不利地影响外围中的芯片性能。此外，经由层转移形成SOI是个困难、费时且昂贵的过程。不同的硅和绝缘层熔化 引起许多技术问题，且必须在特定条件下以特定温度执行。因此，此项技术中需要通过常规半导体制作技术形成SOi局部区域，且同时使得芯 片剩余部分未被修改。进一步需要一种通过常规DRAM制作技术使用块硅制作无电容器 DRAM的方法。因此，可在没有经由层转移形成SOI的费用和困难的情况下实现无电容 器DRAM的优点。图1到5说明一种用于廉价地且有效地形成局部SOI的方法。根据这种方法，可在 存储器芯片的阵列内单独地形成SOI结构，从而将在典型半导体衬底上和内部形成外围。虽然未在任何图式中展示，但可使用任何典型衬底10 (其通常由硅晶片形成)来执 行以下形成局部SOI的方法。在其它实施例中，衬底IO可包含其它适宜材料(例如，其 它in—iv组材料)或形成于单个晶体片上方的外延层。最初参看图1，优先地首先在衬底10上方形成热生长薄介电层(未图示)，其在优 选实施例中包含铺垫氧化物。接着，可在衬底10和介电层上方沉积硬掩模层12 (例如 氮化硅)。可通过任何众所周知的沉积工艺来形成硬掩模层12，所述沉积工艺例如为喷 溅、化学气相沉积(CVD)或旋涂沉积等。虽然在优选实施例中硬掩模层12包含氮化硅， 但必须了解其还可由氧化硅(举例来说)或可在衬底蚀刻期间保护下伏衬底且还经得起 额外处理的其它材料形成，如将从下文进一步描述的制作步骤中可见的。在同样未在图式中说明的步骤中，接着可使用形成于硬掩模层12上方的光致抗蚀剂 层来图案化硬掩模层12。可使用常规光刻技术来图案化光致抗蚀剂层以形成掩模，且可 穿过经图案化的光致抗蚀剂各向异性地蚀刻硬掩模层12来在存储器装置的阵列区内获 得多个硬掩模岛14。接着可通过常规技术来移除光致抗蚀剂层，例如通过使用氧基等离 子体。在替代实施例中，可各向异性地蚀刻硬掩模层12来获得硬掩模栅格，其可大体上 提供与硬掩模岛14相似的功能性(即，保护衬底10的将用以起源横向外延过度生长的 部分)，下文将详细描述。如说明一部分阵列的横截面图的图1中所示，接着选择性地回蚀刻衬底10的硅。所 述蚀刻过程相对于形成硬掩模层12的材料选择性地蚀刻衬底10。举例来说，可使用选 择性湿式蚀刻，其相对于氮化硅来剥离硅。在另一实施例中，可使用离子铣削或反应性 离子蚀刻。因此，存储器装置的阵列成为硅柱16的阵列，优选的是其中每一有源区域区 中心具有一个硅柱。这些硅柱16中的每一者界定在硬掩模岛14下方。同时，优选地留 下存储器装置的外围的至少一部分不被触及、由硬掩模12的未经图案化区保护。在替代实施例中，只需要为多个有源区域形成一个硅柱16。举例来说，可为每五个 有源区域形成一个硅柱16。然而，在此实施例中，以下某些步骤(例如图3所示的硅横 向外延生长)可能花费长得多的时间。如熟练技工将知道的，通常执行未在图式中展示 的步骤来分开有源区域。举例来说，在一个实施例中，可在每一有源区域周围界定场氧 化物，以防止邻近的有源区域之间的干扰。另一方面，在为每一有源区域独自形成局部 化或伪SOI的情况下，可省略单独场分隔步骤，如所说明的。在图2中，展示阵列的根据以上步骤剥离的部分由绝缘体层18 (优选地，氧化物) 填充。在优选实施例中，绝缘体层18被毯覆式沉积在阵列上方，至少达到硅柱16的顶 部表面的高度。在沉积足够量的绝缘体之后，可通过所属领域的技术人员众所周知的许 多工艺中的任一者来移除可能已经形成于装置的岛14和其它部分上方的多余物。举例来 说，可将装置表面平面化到硬掩模岛14的顶部表面，如图2所示。可使用任何适宜的平 面化工艺，例如化学机械抛光("CMP")。因此，阵列优选地包含多个由绝缘体18包围的硅柱16，而外围将仅仅保留其原始 配置，其中硬掩模层12上覆于覆盖衬底IO的介电层(例如，铺垫氧化物，未图示)上 方。转向图3，可在阵列内使用另一掩蔽工艺(例如上文所述的工艺)以在硅柱16周围 切开绝缘体层18，至少在需要有源区域的区中切开。在所说明的实施例中，每一有源区 具有其自身的沟槽20，使得绝缘体18在沟槽20之间的未蚀刻部分充当场分隔。如上文 描述的，这个工艺优选地使用根据常规光刻技术图案化的光致抗蚀剂来执行，可视情况 用硬掩模执行。在优选实施例中，可接着使用选择性蚀刻工艺来选择性地相对于硬掩模 层12和衬底IO来凹陷绝缘体层18，进而在存储器装置中在硅柱16周围形成沟槽20。 优选地持续进行这个蚀刻过程，直到绝缘体层18内的沟槽20获得大于硬掩模层12的高 度但小于硅柱16的高度的深度为止，进而暴露硅衬底10的形成硅柱16的一部分。优选 地，沟槽20具有约200人与1,000 A之间的深度。在优选实施例中，可接着使用硅作为晶种层来从硅柱16外延生长一些硅层22。如 所属领域的技术人员众所周知的，外延生长产生具有与硅衬底IO相同的结晶结构的硅延 伸体22。优选地，采用选择性外延法以免需要随后从暴露的氧化物和氮化物表面移除多 晶硅。优选地，生长约50人与500A之间的硅(或其它半导体)。如图4所示，接着可在形成于硅柱16周围的沟槽20内沉积非晶硅层24。在优选实 施例中，非晶硅24可毯覆式沉积在阵列上方，从而填充沟槽20。在沉积足够量硅之后，员众所周知的许多工艺中的任一者来移除多余物。如图4所示， 优选地将装置表面平面化到硬掩模岛14的顶部表面。可使用任何适宜的平面化工艺，例 如CMP。在另一实施例中，硅延伸体22可改为通过外延沉积来延伸，以便填充沟槽20。 在又一布置中，可在下文描述的结晶步骤之后进行平面化。在优选实施例中，可接着在硅层24的表面上方生长薄氧化物23 (如图4所示)，这 可进一步有利于使用外延沉积的硅延伸体22作为晶种层来使填充硅24结晶。优选的硅和氧化物沉积之后进行退火过程，借此非晶硅24趋向于获得与外延生长硅 延伸体22的结晶取向类似的结晶取向。优选地，非晶硅24采取有序结晶图案。此类转 换是一类称为外延横向增生(ELO)的固相外延法。最后，如图5所示，可移除硬掩模岛14，且可凹陷硅层24 (优选地现在已结晶)。 在优选实施例中，可使用选择性蚀刻，其对硅24和硬掩模层14的蚀刻要比对绝缘体层 18的蚀刻有效得多，进而暴露硅柱16以进行进一步的处理步骤。可接着进行进一步选 择性外延沉积，以获得所需厚度。或者，可平面化整个晶片。根据上述过程，可使用相对较廉价的制作技术来在常规多晶硅衬底上形成局部化绝 缘体上硅。图6和7展示两个存储器单元共享单个晶体管源极的布置。具体地说，这些 图式说明在这个SOI衬底上和内部形成的无电容器DRAM。当然，在其它实施例中，还 预期其它DRAM方案。在图6中，展示完成的无电容器DRAM结构，其形成于根据上文陈述的步骤而形成 的局部SOI上方。如所说明的，硅柱16保留在共用源极下方，且通过接点26连接到传 导数字或位线28。漏极30位于结晶硅层24的最远端处，且也通过接点32与读出线34 电连接。在优选实施例中，浮体36形成沟道的分离漏极30与源极(在柱16顶部处)的 部分，且这些浮体36直接邻近于内侧对字线38。此内侧对字线38优选地分离源极16 与漏极30，如图6中可见，从而充当双栅极。尽管上文中称为漏极30和源极16，但将 了解这些仅仅是出于方便起见且出于易于与传统基于电容器的DRAM设计进行比较起见 所使用的标号。可颠倒所述标号；电压在源极处还是在漏极处具有较高电平取决于正在 执行读取操作还是写入操作，如下文中更详细描述。图6所示的结构可根据所属领域的技术人员众所周知的许多沉积、图案化和蚀刻步 骤来形成。尽管是针对无电容器DRAM操作来配置的，但所说明的方案(其中两个存储 器单元共享共用位线28和位线接点26)另外方面类似于颁予Tmn的第6，660，584号美国 专利中的方案，所述美国专利的揭示内容以全文引用的方式并入本文中。'584专利描述一种"6F2"布置，其中多对存储器单元共享共用位线和源极区且具有多个独立对字线、 漏极和电容器。用以形成图6所示结构的工艺将当然不同于第6,660,584号美国专利中的 工艺，因为图6的结构缺少电容器。优选地，首先在硅层上方生长栅极氧化物，随后进行栅极堆叠沉积和蚀刻。接着可 形成必要的掺杂植入物来界定源极、漏极和沟道区。在某些掺杂步骤之前，可用所属领 域的技术人员众所周知的典型间隔物制作工艺来沉积和蚀刻间隔物40。接着形成位线和 单元侧结，随后形成金属接点和位线。接着还可形成读出区和其它金属接点。可用许多 方式进行此类过程，但由此形成的无电容器DRAM特别有效，因为其形成于局部SOI 上方。由于SOI的缘故，浮体36能特别好地起作用且隔离，因为它们位于绝缘体层18 内，且阵列周围的外围的装置可系结到块衬底10。在优选实施例中，图6所示的无电容器DRAM使用栅极引发漏极泄漏(GIDL)电 流来操作，但在其它实施例中还可使用碰撞电离电流。如所属领域的技术人员将众所周 知的，无电容器DRAM使用浮体36来存储关于晶体管状态的信息。具体地说，为了将 逻辑"1"值写入到图6所示的晶体管，相对于邻近栅极(例如，字线38中的一者)将 "漏极"30置于升高电压。漏极30和栅极38的电压分别由读出线34和字线38控制。 由于电子穿隧的缘故，电子流动到漏极30，而所产生的空穴流动到下伏于栅极下方的浮 体36。随着空穴在浮体36中积累，晶体管的阈值电压降低，且源极电流进而增加。因此， 通常在设计无电容器DRAM期间可使用数字示波器来测量源极电流且进而测量晶体管状 态。在所说明的实施例中，可沿着升高位线28检测此源极电流。为了将逻辑"0"值写 入到所述晶体管中的一者，邻近栅极相对于漏极30采取升高电压。因此，将浮体36中 的空穴挤出，阈值电压再次增加，且源极电流降低。再次，可使用数字示波器来检测源 极电流的此变化以确定恰当的操作阈值。关于此类无电容器DRAM如何起作用的更多信 息可在上文引用且并入的由Eijiag Yoshida和Tetsu Tanaka撰写的文章中找到。如所说明的，无电容器DRAM的每一有源区域形成存储器单元对的一部分，所述存 储器单元对包含两个浮体36和具有由存储器单元共享的单个源极16、两个栅极和两个 漏极30的晶体管。所述存储器单元对因此具有两个可寻址位置(即，浮体36)，其每一 者可存储一个数据位。此优选实施例大体上如上文描述那样起作用。然而，在一种应用 中，存储器单元对可提供冗余性，因为如果浮体36中的任一者正存储"1"位，那么位 线28处的源极电流被升高。因此，在一个实施例中，使用所说明的存储器单元对的读取和写入操作将同时对所述两个浮体36发生，进而减少错误。或者，存储器单元对可具有三种可能状态。在一种状态中，所述两个浮体36存储"0" 位，且穿过导线28的源极电流处于其最低电平。在第二状态中， 一个且只有一个浮体 36存储"1"位，且穿过位线28的源极电流处于较高电平。请注意，在此第二状态中， 穿过位线28的升高源极电流仅产生关于一个浮体36正存储"1"位的信息，且不会指示 哪个浮体36处于此升高状态。在第三状态中，所述两个浮体36均存储"1"位，且穿过 位线28的源极电流处于其最高电平。因此，灵敏的示波器(举例来说)将能够区分这三 种状态。图7中展示此无电容器DRAM的示意性平面图。当然，仅以实例方式展示此无电容 器DRAM设计，且上文参看图1到5描述的局部SOI方法可在任何数目的半导体环境下使用。尽管已经描述了本发明的某些实施例，但仅以实例方式呈现这些实施例，且不希望 这些实施例限制本发明的范围。实际上，本文所描述的新颖方法和装置可以各种其它形 式实施；另外，可在不脱离本发明精神的情况下对本文描述的方法和装置的形式作出各 种省略、替代和改变。希望所附权利要求书和其等效物涵盖将属于本发明范围和精神的 形式或修改。
权利要求
1.一种在局部化绝缘体上硅上方形成无电容器DRAM的方法，所述方法包含提供硅衬底；在所述硅衬底内界定硅柱阵列；在所述硅衬底的至少一部分顶部且在所述硅柱之间界定绝缘体层；在所述绝缘体层顶部所述硅柱周围界定绝缘体上硅层；以及在所述绝缘体上硅层内部和上方形成无电容器DRAM。
2. 根据权利要求1所述的方法，其中界定所述硅柱阵列包含使用光刻技术蚀刻所述硅 衬底。
3. 根据权利要求1所述的方法，其中界定所述绝缘体层包含在所述硅衬底上方沉积绝缘体材料以达到至少等于所述硅柱的高度的高度；以及 平面化所述绝缘体材料和硅衬底。
4. 根据权利要求3所述的方法，其中界定所述绝缘体上硅层包含蚀刻所述绝缘体层在所述硅柱周围的至少一部分以在所述硅柱周围界定沟槽；以及暴露至少一些包含所述硅柱的硅材料。
5. 根据权利要求4所述的方法，其中界定所述绝缘体上硅层进一步包含通过选择性外延法在邻近于所述硅柱的侧壁处沉积硅延伸体。
6. 根据权利要求5所述的方法，其中界定所述绝缘体上硅层进一步包含通过横向外延过度生长在所述沟槽内沉积额外的硅且转换所述额外的硅。
7. 根据权利要求4所述的方法，其中界定所述绝缘体上硅层进一步包含-通过横向外延过度生长在所述沟槽内沉积硅且转换所述硅。
8. 根据权利要求1所述的方法，其中形成所述无电容器DRAM包含形成由一对存储器单元共享的共用源极，所述存储器单元进一步包含两个浮体、 两个栅极和两个漏极。
9. 根据权利要求8所述的方法，其中形成所述无电容器DRAM进一步包含在所述绝缘体上硅层内形成所述两个浮体。
10. 根据权利要求1所述的方法，其进一步包含在所述存储器芯片上界定外围区和存储器阵列区；以及在所述存储器阵列区中界定所述绝缘体上硅层，而不在所述外围区的至少一部分中形成绝缘体上硅区。
11. 根据权利要求IO所述的方法，其中形成所述至少一个无电容器DRAM单元进一步 包含在所述至少一个绝缘体上硅层内界定至少一个浮体。
12. 根据权利要求11所述的方法，其中形成所述无电容器DRAM包含针对每两个浮体 在所述存储器阵列区中界定单个共享源极。
13. —种存储器装置，其包含源极和漏极；浮体，其形成在所述源极与所述漏极之间，所述浮体界定在局部化绝缘体上硅内； 以及栅极，其邻近于所述浮体。
14. 根据权利要求13所述的存储器装置，其中所述浮体经配置以在相对于所述栅极将 所述漏极置于第一升高电压时获得第一状态。
15. 根据权利要求14所述的存储器装置，其中所述浮体经配置以在相对于所述漏极将 所述栅极置于第二升高电压时获得第二状态。
16. 根据权利要求15所述的存储器装置，其中所述第一状态导致所述源极处的源极电 流增加，且所述第二状态导致所述源极处的源极电流减少。
17. 根据权利要求13所述的存储器装置，其中所述浮体的存储位通过在所述源极处测 得的电流来读取。
18. 根据权利要求13所述的存储器装置，其进一步包含外围区和存储器阵列区，其中 所述局部化绝缘体上硅、所述源极、所述漏极和所述浮体形成在所述存储器阵列区 内。
19. 根据权利要求18所述的存储器装置，其中所述外围区的至少一部分缺少绝缘体上 硅区。 '
20. 根据权利要求18所述的存储器装置，其中源极电流指示存储在所述浮体处的信息。
21. 根据权利要求18所述的存储器装置，其中所述浮体由栅极引发漏极泄漏电流操作。
22. 根据权利要求13所述的存储器装置，其进一步包含第二漏极、第二浮体和第二栅 极，其中所述第二浮体界定在所述源极与所述第二漏极之间，且所述第二栅极邻近 于所述第二浮体。
23. 根据权利要求22所述的存储器装置，其中所述源极经配置以传导具有指示三种状 态的值的电流，所述三种状态包含第一状态，其中所述浮体和所述第二浮体存储"0"位；第二状态，其中所述浮体和所述第二浮体中的一者存储"0"位，且所述浮体和 所述第二浮体中的另一者存储"1"位；以及第三状态，其中所述浮体和所述第二浮体存储"1"位。
24. 根据权利要求23所述的存储器装置，其中所述第二和第三状态不依据检测所述电 流来区分。
25. 根据权利要求22所述的存储器装置，其中所述浮体和所述第二浮体是冗余的。
26. —种系统，其包括根据权利要求13所述的存储器装置。
27. —种操作无电容器DRAM的方法，所述方法包含将浮体置于第一状态中；以及通过测量所述无电容器DRAM的源极处的第一电流来检测所述第一状态； 其中所述浮体界定在局部化绝缘体上硅内。
28. 根据权利要求27所述的方法，其中将所述浮体置于所述第一状态中包含相对于栅极处的栅极电压来升高漏极处的漏极电压。
29. 根据权利要求28所述的方法；其进一步包含将所述浮体置于第二状态中；以及 通过测量所述源极处的第二电流来检测所述第二状态。
30. 根据权利要求29所述的方法，其中将所述浮体置于所述第二状态中包含相对于所述漏极电压来升高所述栅极电压。
31. 根据权利要求30所述的方法，其中所述第一电流高于所述第二电流。
32. 根据权利要求29所述的方法，其中所述第一状态代表"1"位，且所述第二状态代 表"0"位。
全文摘要
本发明提供一种在局部化绝缘体上硅上方形成无电容器DRAM的方法，其包含以下步骤提供硅衬底(10)；以及在所述硅衬底内界定硅柱(16)阵列。在所述硅衬底(10)的至少一部分顶部且在所述硅柱(16)之间界定绝缘体层(18)。在所述绝缘体层(18)顶部所述硅柱(16)周围界定绝缘体上硅层(22、24)，且在所述绝缘体上硅层(22、24)内部和上方形成无电容器DRAM(26-40)。
文档编号H01L27/12GK101253622SQ200680020345
公开日2008年8月27日 申请日期2006年5月5日 优先权日2005年6月8日
发明者吉格伊什·D·特里维迪, 苏拉·马修 申请人:美光科技公司