专利名称：封装导电结构及其形成方法
技术领域：
本发明是关于一种用于半导体基材的封装导电结构；特别是一种具有重新分 布层的封装导电结构。
背景技术：
现今的电子产品中，通常具有半导体芯片提供控制或逻辑运算功能，由于工 艺技术的不断进步，半导体芯片日渐小型化，封装尺寸也逐渐缩小。传统以打线接合(Wire Bonding)方式，将半导体芯片与其他元件相接合的 电子封装技术，早已不敷需求，取而代之的是以凸块(B咖ps)作为芯片与其他元 件接合的覆晶接合技术。换言之，在半导体芯片表面上设有多个凸块，其与内部 结构电性导通，并用以与其他元件接合，可节省传统焊线占据较大面积的缺点， 适用于较先进的工艺。此外，现有的封装技术还采用具有重新分布层(redistribution layer, RDL) 的设计。由于芯片上的衬垫分布是形成于集成电路外侧，为其限制，凸块若直接 形成于衬垫上，则能容纳的凸块数目有限，且凸块之间的间距也会受限，在实际 使用时易造成凸块的接合不良等缺陷。重新分布层采用间接电性连接的方式，通 过导电层连接芯片衬垫与凸块，故凸块的位置可依照需求设置，进而重新配置， 不必局限于既有衬垫位置，可增加使用上的弹性。具体说，现有具有重新分布层的封装结构如图1所示，半导休芯片10包含 在基材11上具有金属层111，即为衬垫(pad)，作为内部半导体结构与外界电 性导通的接点。基材11上具有介电层13，包覆金属层111的周缘，并使部分金 属层lll暴露出来。随后，形成重新分布层15，其包含沉积导电层151及保护层 153，并且在欲形成凸块的位置上形成导孔，导孔内形成凸块下金属层(under bump metallization, UBM) 17之后，最后再形成凸块19。其中，凸块下金属层是利用钛、铬、铜、金等的多层金属薄膜，主要功能是提供电性导通的同时，也兼顾凸块附着力的提升，确保凸块19与导电层151稳定接合。借助上述结构，凸块19 可与基材11的金属层111导通，并可有位置上的偏移，以达到覆晶接合时更弹性 的应用。然而，在形成导电层151的过程中，由于导电层沉积是为单向沉积，因此在 介电层13的侧壁位置上形成足够厚度的导电层，确有困难，具有容易导致断路的 风险。如图l的虚线位置所示，在介电层13的侧壁附近的部分导电层151，因沉 积上较为困难， 一旦工艺控制不当，极有可能会导致断路，造成半导体芯片失效。有鉴于此，于具有重新分布层的半导体结构中，提供一可确保电性导通的封 装导电结构，乃为此一业界亟待解决的问题。发明内容本发明的一目的在于提供一种用于半导体基材的封装导电结构，尤其应 用于具有重新分布层(redistribution layer, RDL)的封装结构，借助导电层的 延伸设计，使凸块位置可依照需求重新配置，提升半导体芯片于覆晶时的弹 性。本发明的另一目的在于提供一种封装导电结构，封装导电结构内具有垫 高层的设计，使其在沉积导电层时，较容易形成，尤其可改善于介电层侧壁 上的沉积效果，避免形成断路导致失效，进而提升半导体芯片的封装可靠度。本发明的又一目的在于提供一种封装导电结构，其导电层底面与半导体 基材的金属层接触导通，而垫高层的设计，使得导电层至少在一方向上较容 易形成，确保与凸块之间的电性导通。为达上述目的，本发明揭示一种用于半导体基材的封装导电结构，半导 体基材上具有一金属层，该封装导电结构于半导体基材上形成一介电层，以 局部覆盖该金属层，并界定出一容置空间；此封装导电结构于容置空间内还 包含一垫高层及一导电层，垫高层部分连接于介电层，而导电层与半导体基 材的金属层呈电性连接，且至少局部覆盖介电层的边缘。本发明还揭示一种形成上述封装导电结构的方法，包含下列步骤(a)于 半导体基材上形成介电层局部覆盖该金属层，以界定一容置空间；(b)于容置空间内形成一垫高层，以覆盖部分该金属层，且部分连接于该介电层；及(c)于 该容置空间内形成一导电层，以使该导电层适可通过该容置空问，与该金属 层呈电性连接。为让本发明的上述目的、技术特征、和优点能更明显易懂，下面将以较 佳实施例配合附图进行详细说明。
图1是现有封装导电结构的示意图；图2A是本发明的封装导电结构中，形成容置空间的示意图； 图2B是本发明的封装导电结构中，形成垫高层的示意图； 图2C是本发明的封装导电结构的上视图； 图2D是本发明的封装导电结构中，形成垫高层的示意图； 图2E是本发明的封装导电结构中，形成垫高层的示意图； 图3A是本发明的封装导电结构中，形成导电层的示意图； 图3B是本发明的封装导电结构中，垫高层与导电层的侧视图；以及 图4是本发明的封装导电结构的示意图。
具体实施方式
请先参阅图2A，本发明的封装导电结构30应用于半导体基材20，半导 体基材20通常具有金属层21，即为衬垫(pad)，以作为电性连接的接点。 一般而言，金属层21通常由铝所制成，与本发明的封装导电结构30结合后， 便可与外部其他元件进行后续的电性接合。首先，在半导体基材20上形成一介电层31，其局部覆盖金属层21，并 界定出一容置空间，使金属层21可部分暴露出来。更明确说，可先大面积地 形成一介电材料，再于其上部分形成一光阻层(未图示)，接着进行一蚀刻 工序将未受光阻层覆盖的部分介电层去除，便可形成该容置空间。接下来请参阅图2B，先于容置空间内形成垫高层51，此垫高层51可由 聚酰亚胺(Polyimide， PI)或氧化物所制成，其制作方式可采用曝光显影的 工艺，利用光罩41将光阻图案化于容置空间内。上视图如图2C所示，可更明确地显示垫高层51于容置空间内的对应关系，本发明的特征在于，垫高层 51覆盖部分的金属层21，且具有二相对端部，部分连接于介电层31的侧壁。垫高层51于曝光显影形成之后，可再经由约摄氏300度以上的高温烘烤 固化，其结构可能会略为收縮，呈现类似梯形的剖面结构，如图2D所示。随 后，可再进行一等离子体处理工序，用以清除容置空间内的残渣，如图2E所 示，此时，垫高层51的表面将呈现更为圆滑的形状。须说明的是，垫高层51的尺寸及数量在此不作限制，举例而言，假设容 置空间具有第一纵向尺寸D (即容置空间的深度)，垫高层具有第二纵向尺寸 H (即垫高层51的高度)，于一较佳实施例中，第二纵向尺寸H至少为第一 纵向尺寸D的一半；或者，第二纵向尺寸H与第一纵向尺寸D相等(即垫高 层51的高度与容置空间的深度相等)，此范围间的垫高层51尺寸，皆可显 著地达到本发明所欲达成的效果。接下来可形成重新分配层，请参阅图3A (所示为图2C沿剖面线3A-3A' 方向的示意图)，首先形成一导电层33于前述的结构上，以与未受到垫高层 51覆盖的部分金属层21形成电性连接。可一并参阅图3B，其为沿垫高层51 的纵向方向的侧视图(即图2C沿剖面线3B-3B'方向的示意图)，明显地，垫 高层51的顶端距离介电层31的边缘较短，有利于导电层33的形成。更明确地说，可进一步界定导电层33具有一中央区域331及一周缘区域 333。其中，中央区域331是指形成于容置空间内的部分导电层33，其覆盖垫 高层51，且与部分暴露的金属层21呈电性连接；而周缘区域333则至少局部 覆盖于介电层31的边缘。借助垫高层51的设置，介电层31侧壁边缘与垫高层51顶端的距离，相 较于介电层31侧壁边缘与金属层21的距离拉近许多，有效解决了在介电层31 侧壁边缘位置上沉积导电层33的困难，确保导电层33沿垫高层51的纵向方 向上不会形成断路，以提升其封装导电结构的可靠度。如图4所示，然后可形成一保护层35，覆盖于导电层33上。接下来，于 导电层33周缘区域的适当位置，且于保护层35上，可形成一凸块容置空间， 以暴露部分导电层33。于此凸块容置空间内，首先形成凸块下金属层37，与 导电层33电性连接，凸块下金属层37通常由钛/钨合金所制成，可在具有导电功能的同时，提供一较佳的附着效果。较佳地可于凸块下金属层37上再形成一凸块导电层38，例如由金制成，以提升其导电性能。最后，再于前述结 构上形成凸块39，凸块39适可通过凸块容置空间内的凸块下金属层37及凸 块导电层38，与导电层33电性连接。借助凸块39与导电层33间的凸块下金属层37与凸块导电展38，凸块39 可顺利与导电层33 (尤其是中央区域331)电性连接，进而与半导体基材20 的金属层21导通，并且具有较强的附着效果。借助上述的揭示，本发明的封装导电结构30利用垫高层51的设计，使 导电层33于介电层31的侧壁边缘位置的沉积较为稳定，进而提高封装导电 结构30的可靠度。上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特 征，并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变 或均等性的安排均属于本发明所主张的范围，本发明的权利保护范围应以本 申请权利要求范围为准。
权利要求
1. 一种用于半导体基材的封装导电结构，该半导体基材上包含一金属层，该封装导电结构包含一介电层，形成于该半导体基材上，该介电层局部覆盖该金属层，以界定出一容置空间；一垫高层，形成于该容置空间内，且部分连接于该介电层；以及一导电层，具有一中央区域及一周缘区域；其特征在于该中央区域形成于该容置空间内，与该金属层呈电性连接，该周缘区域至少局部覆盖该介电层的一边缘。
2. 如权利要求1所述的封装导电结构，其特征在于还包含一凸块，至少 与该导电层的中央区域电性相连。
3. 如权利要求1所述的封装导电结构，其特征在于还包含一凸块及一保 护层，覆盖于该导电层的周缘区域上，该保护层中界定-"凸块容置空间；其 中该凸块通过该凸块容置空间与该导电层电性连接。
4. 如权利要求3所述的封装导电结构，其特征在于还包含一凸块下金属 层形成于该凸块与该导电层之间。
5. 如权利要求4所述的封装导电结构，其特征在于该凸块下金属层是由 钛/钩合金所制成。
6. 如权利要求4所述的封装导电结构，其特征在于还包含一凸块导电层， 形成于该凸块与该凸块下金属层之间。
7. 如权利要求6所述的封装导电结构，其特征在于该凸块导电层是由金 所制成。
8. 如权利要求1所述的封装导电结构，其特征在于该垫高层具有二相对 端部，该二相对端部分别连接于该介电层。
9. 如权利要求1所述的封装导电结构，其特征在于该垫高层是由聚酰亚 胺或氧化物所制成。
10. 如权利要求1所述的封装导电结构，其特征在于该金属层是由铝制成。
11. 如权利要求1所述的封装导电结构，其特征在于该容置空间具有一第 一纵向尺寸，该垫高层具有一第二纵向尺寸，该第二纵向尺、t至少为该第一 纵向尺寸的一半。
12. 如权利要求11所述的封装导电结构，其特征在于该第一纵向尺寸与 该第二纵向尺寸相等。
13. —种于一半导体基材上形成封装导电结构的方法，该半导体基材包含 一金属层，该方法包含下列步骤(a) 形成一介电层于该半导体基材上，局部覆盖该金属层，以界定一容置 空间；(b) 于该容置空间内形成一垫高层，以覆盖部分该金属层，且部分连接于该介电层；以及(C)形成一导电层于该容置空间内，以使该导电层适可通过该容置空间， 与该金属层呈电性连接。
14. 如权利要求13所述的方法，其特征在于该步骤(a)包含 形成一光阻层；以及进行一蚀刻工序。
15. 如权利要求13所述的方法，其特征在于该步骤(b)包含进行一曝光工序，以于该金属层上局部形成该垫高层；以及 针对该垫高层进行一加热工序，使该垫高层固化。
16. 如权利要求15所述的方法，其特征在于还包含进行一等离子体处理 工序，以去除该容置空间内的残渣。
17. 如权利要求13所述的方法，其特征在于还包含 形成一保护层，覆盖于该导电层上。
18. 如权利要求17所述的方法，其特征在于还包含下列步骤 于该保护层上形成一凸块容置空间，以暴露部分该导电层；以及 于该凸块容置空间内形成一凸块，以使该凸块适可通过该凸块容置空间与该导电层电性连接。
19. 如权利要求18所述的方法，其特征在于形成该凸块步骤实施前，还 包含-于该凸块容置空间中形成一凸块下金属层，以使该凸块适可通过该凸块 下金属层与该导电层电性连接。
20. 如权利要求19所述的方法，其特征在于该凸块下金属层是由钛/钩合金所制成。
21. 如权利要求19所述的方法，其特征在于形成该凸块下金属层的步骤 之后，还包含形成一凸块导电层于该凸块下金属层上，以使该凸块适可通过 该凸块导电层与该凸块下金属层与该导电层电性连接。
22. 如权利要求21所述的方法，其特征在于该凸块导电层是由金制成。
全文摘要
本发明是一种用于半导体基材的封装导电结构及其形成方法，封装导电结构的介电层局部覆盖半导体基材的金属层，并界定出一容置空间，容置空间内形成一垫高层及一导电层，导电层延伸连接凸块，而垫高层部分连接于介电层，使导电层在介电层边缘的沉积较为稳定，进而提高封装导电结构的可靠度。
文档编号H01L23/48GK101246864SQ20071008409
公开日2008年8月20日 申请日期2007年2月16日 优先权日2007年2月16日
发明者黄成棠 申请人:南茂科技股份有限公司