专利名称：控制应变半导体层中位错行为的结构和方法
技术领域：
本发明涉及用于形成集成电路芯片的应变半导体层，更具体而言，涉及控制应变半导体层中的位错行为。
背景技术：
在处于张应变下的Si层上形成金属氧化物半导体场效应晶体管(MOSFET)，允许高性能/低功耗CMOS集成电路得以继续发展。在应变Si中与在没有应变的Si中相比增加的载流子迁移率，允许增加开态晶体管电流而不需减小器件的物理尺寸；其中减小器件的物理尺寸已经逐渐变得越来越困难。对于应变Si的应用来说，用于在晶体管沟道区域产生应变的两个主要方法为1)在弛豫SiGe合金层上生长薄Si层(全局应变)以及2)采用集成电路(IC)工艺级技术例如用压应变SiGe回填处于沟道任意一侧的源极和漏极(S/D)区域，或者在晶体管上或附近淀积应变介质层(例如氮化硅)以将晶格应变施加到沟道，在沟道区域提供应变(局部应变)。局部应变技术的主要问题在于当器件间距(器件之间的间隔)减少时，所述方法的范围与可集成性将成为挑战；因为所剩下供使用的S/D区域会非常少。全局应变Si的主要挑战是与晶体缺陷有关的器件失效。低缺陷组分缓变SiGe层以及低缺陷绝缘体上硅锗(SGOI)被证明具有105位错/cm2，然而，在SiGe合金上生长应变Si层之后，位错会滑移到应变Si层中并且会沿着Si/SiGe界面留下失配位错段。因为应变Si层的典型厚度小于200A，所以这些界面位错段能够贯穿源极和漏极的掺杂区域，从而在源极与漏极之间提供了一个电流泄漏通道。如果Si层很薄(＜～50A)，便可以抑制界面位错段的形成。如此甚薄层在常规CMOS制造中是不能得到的。然而，由于SiGe中的砷或磷的增强掺杂剂扩散，在经过离子注入以及S/D激活退火之后，不能很好地控制S/D形成。所需要的是一种减少产生于器件制造过程中的任何非故意界面位错段的影响的途径，同时保持SiGe层在S/D区域下更低的位置从而限制增强的掺杂剂扩散。
发明内容
描述了一种用于控制位错行为的结构和方法，包括弛豫单晶半导体材料的衬底；应变外延半导体层，在所述衬底上形成，具有组分随高度变化的第一合金区域，以在其中提供达到预定高度的应变梯度，所述应变外延半导体层具有位于所述预定高度之上的恒定组分的应变下的第二区域；以及半导体器件，在所述第一区域上的所述第二区域中形成。
这里描述的发明涉及一种在SiGe缓冲层上生长的特殊的应变缓变最顶层，其提供1)用于晶体管沟道区域的Si表面，以及2)应变随深度变化的分布，所述分布使得产生界面位错段的区域位于表面下的S/D区域下足够远，从而减少FET中S/D区域短路的可能性。形成应变缓变覆层的一个附加利益是使得锗浓度是深度的光滑函数，其可以限制锗扩散进入Si沟道区域并且也可以减少掺杂剂扩散。
本发明的另一个实施例旨在应变半导体层的上表面的有意的微粗糙化。本实施例提供了一种通过形成位错滑移的壁垒来钉扎位错运动的方法。有意的微粗糙化可以在露出表面上或表面的预定不重要区域中的任何区域进行，从而担当局部位错陷阱。粗糙表面的有益效果为，它可以用于增加具有给定Ge浓度或梯度的应变层的临界厚度。
应变缓变最顶层可以被构图并且可以是Ge或III-V元素例如GaAs以及InP的半导体材料。缓冲层和最顶层可以具有选定的晶向例如<100>和<110>。衬底可以是体半导体，绝缘体上硅(SOI)或绝缘体上硅锗(SGSOI)中的一种。除了FET或MOSFET器件之外，本发明还可用于控制双极晶体管，光探测器和发光二极管(LED)中的位错。
本发明的这些以及其它特征，目标及有益效果在考虑下面关于本发明的详尽描述并结合附图后将变得显而易见，附图中图1示出了现有技术中具有应变沟道的CMOS器件的截面图。
图2示出了现有技术中具有应变沟道的CMOS器件的截面图。
图3示出了具有位于Si沟道下的缓变SiGe应变区域的CMOS器件的截面图。
图4示出了具有位于Si沟道下的缓变SiGe应变区域的CMOS器件的截面图，缓变SiGe应变区域具有粗糙化的上表面和/或位于Si上表面上的介质或硅化物层。
图5示出了具有位于Si沟道下的缓变SiGe应变区域的CMOS器件的截面图，缓变SiGe应变区域具有粗糙化的上表面和/或位于SGOI上的Si上表面上的介质或硅化物层。
具体实施例方式
图1示出了在应变半导体层12上形成的MOSFET 10的截面图，应变半导体层是Si或含有Si。应变层12在SiGe层16上形成，SiGe层16又在衬底20上形成。应变层12可以通过在SiGe层16上外延淀积来形成。SiGe层16可以通过在可以是单晶的衬底20上的外延淀积来形成。层16中锗的量随层的厚度增加，并且然后弛豫以形成比层12的未来下表面的晶格间隔大的晶格间隔，从而导致层12中的全局双向应变。因此，层16可以是缓变SiGe，直至层16的上表面17。层12可以是恒定Si或SiGe组分。
可选地，替代SiGe缓变层16，层16可以是如图2所示的绝缘体上硅锗(SGOI)。
在图1-5中，MOSFET 10具有源极22，漏极23和栅极24。还具有侧壁隔离物26和27。例如，通过离子注入形成源极22和漏极23。源极22和漏极23的深度由离子注入的深度及随后的激活退火确定。对于n型MOSFET，掺杂杂质可以是在SiGe中迅速扩散的砷或磷。SiGe中的锗越多，扩散就越多。因此，在源极或漏极区域，Si是优选的。
图1示出了层16中的典型位错30，它向上传播至源极22，并且当其穿过层16与层12之间的界面33时，会沿着界面33横向滑移如位错段31所示。位错30从界面33向上传播并穿过漏极23到达层12的上表面35。由于在界面33处的突变应变导致了位错段31的形成。如图1所示，位错提供了短路源极22与漏极23的电流通道。在生长层12的初始阶段，位错30沿着一般垂直于层12的上表面35的路径传播。在生长层12的过程中或者在随后处理的过程中，位错30沿着界面33滑移从而形成段31。
层12通常是薄的以保持其不发生弛豫。
在图1中，界面失配位错30的存在能使MOSFET 10的源极22与漏极23发生短路。
图2示出了与图1相同的结构，除了层16’是位于绝缘体38上的恒定组分的弛豫SiGe层，绝缘体38又位于衬底20即SGOI上。
图3是本发明的一个优选实施例的截面图。在图3中，层12’中的应变被调整为从在界面33处的零或者接近零变化至在上表面40处的纯Si中的给定应变。应变通过以分数x合金化Si与Ge来控制。例如，x为0.2的SiGe层，完全弛豫层的面内晶格参数比Si的面内晶格参数大约百分之0.75。如果Si直接生长在界面33上，它将具有百分之0.75的张应变。然而，如果层12’的初始浓度具有0.2的x并且x随其高度线性减小，当到达上表面40时x的值减小到0，那么位于界面33附近的层12’的下部分的应变接近零，而在上表面40附近的应变是百分之0.75的张应变。层12’中的这个应变梯度与图1所示的界面33处的突变应变分布相比改变了在层12’中位错向上传播或滑移的曲率。通过使位错的一侧低于其另一侧地倾斜或弯曲地通过层12’，可使位错不易于同时通过MOSFET 10的源极和漏极。
缓变锗层12’的总应变能是应变的平方乘以厚度的积。在缓变层中，应变不是固定的，所以总的应变能是给定点应变的平方对层的厚度求积的积分。
因为层12’中的组分是缓变的，为了相同的总应变能，层12’能够较厚一些。通过使层12’较厚一些，源极和漏极的掺杂剂将进一步远离界面33以及层16中的SiGe。在优选的实施例中，总应变能使层12’对位错产生是热力学稳定的。通过设计层12’中锗的分布(即应变分布)，可以通过这种方式控制位错31’的形状从而减少由于位错运动的S/D短路的可能性。
采用组分反向缓变层12’的另一个有益效果是锗的向上扩散以及砷和/或磷的向下扩散都被显著减少了。注意，锗的向上扩散通量直接与浓度梯度成正比。层12’比层12厚，并且层12’具有锗梯度，因此减少了向上扩散通量。
层12’具有用于器件结构的纯Si或基本是纯Si的顶部厚度。对于MOSFET，优选使沟道包含纯Si以避免锗原子对载流子的散射。
层12”可以较厚一些，并能通过粗糙化层12”的上表面至足够钉扎表面的位错来维持对位错形成的热力学稳定性。参考图4，层12”的上表面50是粗糙的。粗糙度的量，例如均方根，应在2nm至20nm的范围。粗糙度可以形成在预选的区域上，例如源极22与漏极23上以及源极22与漏极23外部的MOSFET 10的周边上，用作位错段31”顶部的位错陷阱。
上表面50的粗糙化可以通过本领域众所周知的干蚀刻例如RIE，湿蚀刻例如KOH蚀刻，外延生长/蚀刻或者阳极化技术来完成。
替代粗糙化上表面50或者与粗糙的上表面50相结合，位于上表面50的位错也可以通过介质层54例如压应变的氮化硅层或者硅化物层钉扎。通过钉扎位于上表面50的位错，层12”的厚度可以基本上增加例如两倍于图3中层12’的厚度以及四倍于图1中层12的厚度。在上表面50上的介质层也可以被构图。
图5示出了本发明的一个与图4相似的实施例，除了SiGe层16’是位于绝缘体38上的恒定组分的弛豫SiGe层，绝缘体38又位于如图2所示的衬底20上，以提供SGOI结构。
在图1-5中，使用类似的参考用于对应于图1-5的装置的功能。
虽然本发明已经描述并阐明了用于控制应变半导体层中位错行为的结构，但对本领域的技术人员来说只要不脱离本发明的宽广范围，可以进行修改和变化，本发明的范围仅由所附权利要求的范围限制。
权利要求
1.一种控制位错行为的结构，包括弛豫单晶半导体材料的衬底；应变外延半导体层，在所述衬底上形成，具有组分随高度变化的第一合金区域，以在其中提供达到预定高度的应变梯度，所述应变外延半导体层具有位于所述预定高度之上的恒定组分的应变下的第二区域；以及半导体器件，在所述第一区域上的所述第二区域中形成。
2.根据权利要求1的结构，其中所述半导体器件是MOSFET。
3.根据权利要求1的结构，其中所述合金是SiGe。
4.根据权利要求1的结构，其中所述弛豫单晶半导体材料是具有第一晶格间隔的上表面的SiGe。
5.根据权利要求1的结构，其中所述合金组分改变以在所述应变外延半导体层的所述第一区域中随高度增加应变。
6.根据权利要求1的结构，其中恒定组分的所述第二区域是Si。
7.根据权利要求1的结构，其中在所述应变外延半导体层的下表面处的应变是零。
8.根据权利要求1的结构，其中所述衬底是应变的绝缘体上硅锗(SGOI)。
9.根据权利要求1的结构，其中所述应变外延半导体层的所述上表面是粗糙的，具有2nm至20nm范围内的均方根值。
10.根据权利要求1的结构，还包括位于所述应变外延半导体层的所述上表面上的介质层和硅化物层中的一种，由此钉扎位错的上端。
11.根据权利要求1的结构，其中所述衬底包括Si基底和锗浓度从下表面至上表面缓变增加的SiGe层，其中所述SiGe层是弛豫的。
12.一种用于控制位错行为的方法，包括以下步骤提供弛豫单晶半导体材料的衬底；在所述衬底上形成应变外延半导体层，所述应变外延半导体层具有组分随高度变化的第一合金区域，以在其中提供达到预定高度的应变梯度，所述应变外延半导体层具有位于所述预定高度之上的恒定组分的应变下的第二区域；以及在所述第一区域上的所述第二区域中形成半导体器件。
13.根据权利要求12的方法，其中所述形成半导体器件的步骤包括形成MOSFET。
14.根据权利要求12的方法，其中所述形成应变外延半导体层的步骤包括形成SiGe合金。
15.根据权利要求12的方法，其中提供弛豫单晶半导体材料的衬底的步骤包括选择SiGe合金。
16.根据权利要求12的方法，还包括通过干蚀刻，湿蚀刻，外延生长/蚀刻，阳极化中的一种粗糙化所述应变外延半导体层的所述上表面。
17.根据权利要求16的方法，其中继续所述粗糙化以提供均方根值在2nm-20nm范围内的表面粗糙度。
18.根据权利要求12的方法，还包括在所述应变外延半导体层的所述上表面上形成介质层和硅化物层中的一种，由此钉扎位错的上端。
19.根据权利要求18的方法，其中所述介质层和所述硅化物层中的一种被构图。
20.根据权利要求12的方法，其中所述应变外延半导体层包含Ge和III-V族化合物中的一种。
全文摘要
描述了一种用于控制应变半导体层中位错行为的结构和方法，引入缓变合金区域以提供应变梯度，从而改变位错在接近MOSFET的源极和漏极的半导体层中向上传播或滑移的斜率或曲率。应变半导体层的上表面可以是粗糙的和/或包含构图的介质层或硅化物，从而在选定的表面区域内捕获位错的上端。本发明解决了位错段同时经过MOSFET的源极和漏极时产生泄漏电流或两者间短路的问题。
文档编号H01L21/336GK101038933SQ20071008600
公开日2007年9月19日 申请日期2007年3月7日 优先权日2006年3月15日
发明者S·W·比德尔, D·K·萨达那, A·雷茨尼采克, J·P·德索萨, K·W·施瓦茨 申请人:国际商业机器公司