专利名称：静电放电电路和减少半导体芯片的输入电容的方法
技术领域：
本发明的实施例一般涉及半导体芯片。更具体地，本发明的实施例涉及能够保护半导体芯片的内部电路免受静位觉(static electricity)影响的静电放电电路以及减少半导体芯片的输入电容的方法。
本发明要求2006年5月22日提交的韩国专利申请No.10-2006-0045614的优先权，其内容在此结合，作为参考。
背景技术：
耐高压静位觉的能力可以对半导体器件的可靠性具有重要影响。例如，除非半导体器件被设计成耐静位觉，否则该半导体器件可能被与该器件的环境中的带电物体突然接触而损坏。半导体器件对静位觉影响的灵敏度随着半导体器件中尺寸特征变小，即随着该器件的集成程度增加而变得加重。
半导体器件与静位觉之间的交互作用可被概念化为该器件与该器件的环境中被静态充电的物体之间的瞬间电流。该电流典型地由与被充电的物体的接触产生。在来自静位觉的电流流入被设计来以相对低的电压工作的半导体器件的内部电路的情况下，该内部电路可能被毁灭性地损坏。为了防止这种损坏发生，半导体器件通常包括允许来自来自静位觉的电流流动而不损坏器件的内部电路的静位觉电流通路。最好是，该电流通路能够在短时间周期内放电大量的电荷。
该静位觉电流通路通常由被安装在与半导体器件的外部引脚连接的外部信号输入衬垫与内部电流之间的保护电路来实现。该外部引脚典型地被放置在易于与静位觉接触的位置。保护电路的另一名称是静电放电(ESD)电路。作为ESD电路工作的示例，在静位觉被施加到ESD电路的情况下，该静位觉通过该ESD电路，并且因此半导体器件的内部电路被保护免于该静位觉的影响。除了保护半导体器件免于对内部电路毁灭性损坏，ESD电路最好被设计来进一步保护器件工作的可靠性不受静位觉的影响。
例如，ESD电路被期望来保护动态随机存取存储器(DRAM)器件的内部电路和工作。随着DRAM器件的尺寸持续减小，保护DRAM器件的免于静位觉影响的问题变得日益重要。
某些环境给诸如DRAM器件的半导体器件提供一些可预测的静位觉量。例如，当制造半导体器件时，可以将该器件通过用于在封装装配之后测试产品的处理通道(handler lane)。该处理通道可以将静位觉分给具有大约250V的低压的器件，然而，可以从地阻抗的处理通道来放电该静位觉。以这种方式放电的静位觉可被称为以“机器模式”放电。
另一种静位觉可被放电到半导体器件的方式是“人体模式”。在该人体模式中，当人类用户使身体部件接触半导体器件时，静位觉被从人体放电到半导体器件。从人体放电到器件的静位觉典型地具有大约2000V的高压并且通过非常大的阻抗来放电。
为了保护半导体器件的内部电路不受来自静位觉的电流流入的损坏，在半导体器件中可以安装各种各样的保护电路。一种保护电路可以是放置于输入衬垫与输入缓冲器之间的ESD电路。
图1是用于半导体器件的常规ESD电路的电路图。参考图1，常规ESD电路10被连接在半导体器件的输入衬垫PAD与输入缓冲器12之间。
从半导体器件的外部源将信号施加到输入衬垫PAD。例如，可以通过半导体封装的外部引脚，或者在半导体器件被封装之前经由探测器尖端通过测试器引脚将信号施加到输入衬垫PAD。
输入缓冲器12缓冲通过输入衬垫PAD施加的外部信号，并且将所缓冲的信号IN输出到输入缓冲器12的外部端(未示出)。输入缓冲器12的输入端被连接到节点N1，以及输入缓冲器12的输出端被连接到节点N2。
ESD电路10被连接在输入衬垫PAD与输入缓冲器12之间，用于保护输入缓冲器12不受静位觉影响。ESD电路10包括两个二极管D1和D2。二极管D1包括正金属氧化物半导体(PMOS)晶体管，以及二极管D2包括负金属氧化物半导体(NMOS)晶体管。
ESD电路10中的PMOS晶体管具有与节点N1连接的第一端、与电源端VDD连接的第二端、以及与ESD电路10中的PMOS晶体管的源极连接的栅极。换句话说，在静位觉未被施加到ESD电路10的情况下，二极管D1以反偏压(reverse bias)配置被连接。
ESD电路10中的NMOS晶体管具有与节点N1连接的第一端、与地VSS连接的第二端、以及与ESD电路10中的NMOS晶体管的第二端连接的栅极。换句话说，在静位觉未被施加到ESD电路10的情况下，二极管D2以反偏压配置被连接。
在具有大于电源电压VDD的电压电平的静位觉被施加到输入衬垫PAD的情况下，通过二极管D1来放电静位觉。另一方面，在具有小于地电压VSS的电压电平的静位觉被施加到输入衬垫PAD的情况下，通过二极管D2来放电静位觉。
因此，在具有大于电源电压VDD的电压电平的静位觉被施加到输入衬垫PAD的情况下，或者在具有小于地电压VSS的电压电平的静位觉被施加到输入衬垫PAD的情况下，ESD电路10放电大量的电荷。结果防止了输入缓冲器12受到损坏。通常，静位觉往往具有分别明显大于或小于电源电压VDD和地VSS的电压电平。
图2是示意性图解说明图1中所示的二极管D2的垂直结构的截面图，以及图3是示意性图解说明图1中所示的二极管D1的垂直结构的截面图。
参考图2，二极管D2包括NMOS晶体管，其包括栅极24、源极26和漏极27。栅极24和源极26都连接到地VSS，以及漏极27连接到漏电压Vdrain。另外，NMOS晶体管包括也连接到地VSS的p-型本体(body)22。源极26和漏极27中的每一个由包括掺杂了高浓度的n-型杂质的区域的阱(well)形成。区域28在本体22中也通过将高浓度p-型杂质掺杂到本体22而形成。结二极管JD1位于NMOS晶体管的本体22与源极26之间，并且结二极管JD2位于NMOS晶体管的本体22与漏极27之间。尽管氧化栅极被典型地包含在NMOS晶体管中，但是为了简化附图而没有清晰地示出氧化栅极。
被施加到本体22的电压防止在半导体芯片中以局部正向偏压电路在元件之间形成PN结，并且进一步防止存储器单元中的数据丢失或锁存。被施加到本体22的电压也减少了NMOS晶体管的阈值电压根据后栅极(back-gate)影响的改变，以获得器件的稳定工作并且提高器件的工作速度。通常，被施加到晶体管的本体或者主要部分的电压可被称作主要(bulk)偏压。
在具有图2所示的结构的二极管D2中，在静位觉被施加到输入衬垫PAD(图1)并且因此漏电压Vdrain被施加到节点N1(图1)而具有小于地VSS的电压电平的情况下，通过二极管D2来放电电荷。同时，在静位觉未被施加到输入衬垫PAD(图1)的情况下，二极管D2被反偏压，因此其具有非常大的结电容。同时，本体22与源极26之间的结二极管JD1也被反偏压，因此具有结电容。然而，结二极管JD1被反偏压到比结二极管JD2更小的程度。
参考图3，二极管D3包括PMOS晶体管，其包括栅极34、源极36和漏极37。栅极34和源极36都连接到电源电压VDD，以及漏极37连接到漏电压Vdrain。另外，PMOS晶体管包括也连接到电源电压VDD的n-型本体32。源极36和漏极37中的每一个由包括掺杂了高浓度的p-型杂质的区域的阱(well)形成。区域38在本体32中也通过将高浓度n-型杂质掺杂到本体32而形成。结二极管JD3位于PMOS晶体管的本体32与源极36之间，并且结二极管JD4位于PMOS晶体管的本体32与漏极37之间。尽管氧化栅极被典型地包含在PMOS晶体管中，但是为了简化附图而没有清晰地示出氧化栅极。
在具有图3所示的结构的二极管D2中，在静位觉被施加到输入衬垫PAD(图1)并且因此漏电压Vdrain被施加到节点N1(图1)而具有大于电源电压VDD的电压的情况下，通过二极管D1来放电电荷。同时，在静位觉未被施加到输入衬垫PAD(图1)的情况下，二极管D1被反偏压，因此其具有非常大的结电容。更具体地，在正常情况下，本体32与漏极37之间的结二极管JD4被反偏压，并且因此二极管D1具有相当大的结电容。同时，本体32与源极37之间的结二极管JD4也被反偏压，并且因此具有结电容。然而，结二极管JD3被反偏压到比结二极管JD4更小的程度。
在具有上述结构的二极管D1中，在静位觉被施加到输入衬垫PAD(图1)并且因此(图1的N1)节点处的漏电压Vdrain大于电源电压VDD的情况下，通过二极管D1来放电电荷。同时，在静位觉未被施加到输入衬垫PAD(图1)的正常情况下，二极管D1被反偏压并且具有结电容。也就是，在正常情况下，本体32与漏极37之间的结二极管JD4被反偏压，并且因此二极管D1具有相当大的结电容。另外，结电容存在于本体32与源极36之间。
在相对小量的静位觉流入半导体芯片的情况下，具有诸如图1-3中所示的ESD电路的半导体芯片具有如上所述的结电容。
常规半导体器件中的输入电容的幅值取决于诸如静电放电电路中的结电容之类的各种因素。随着器件的性能和容量的增加，器件的输入电容往往相应地增加。例如，为了增加器件的性能，前缘(leading edge)半导体器件通常包括堆栈(stack)封装。然而，使用这种堆栈封装往往会增加器件的整个输入电容。
增加半导体器件的输入电容往往会减小器件的设置边际，从而导致它们操作的缺陷或者相反会降低它们的性能。不能够容易地改变输入电容的某些来源来减少输入电容。例如，不能容易地改变诸如驱动器的芯片的正常工作所必需的组件来减少输入电容，以便克服设置边际的缺乏。
存储器模块驱动半导体器件的能力取决于半导体器件的输入电容。更具体地，能够被存储器模块的驱动器的每个输出引脚驱动的半导体芯片的数量受限于半导体芯片的输入电容。存在各种各样类型的存储器模块，例如双直插存储器模块(DIMM)、不缓冲DIMM(UDIMM)、小脱线DIMM(SODIMM)、DIMM(RDIMM)和全缓冲DIMM(FBDIMM)，目前只列出一部分。在这些存储器模块中，半导体芯片的输入电容往往对于UDIMM和SODIMM而限制每主板控制器芯片的输出引脚的半导体芯片的数量，对于RDIMM而限制每寄存器的输出引脚的半导体芯片的数量，对于FBDIMM而限制每改进存储器缓冲器(AMB)的输出引脚的半导体芯片的数量。
因此，半导体芯片的输入电容的减小可能增加能够由存储器模块驱动器的每个输出引脚驱动的半导体芯片的数量，并且提高存储器模块和半导体芯片的性能。
发明内容
因此，本发明的所选实施例提供了能够减少半导体芯片的输入电容的ESD电路。本发明的其他实施例提供了保护半导体芯片的内部电路不受静位觉影响并且减少半导体芯片的输入电容的方法。
根据本发明的一个实施例，提供了一种用于半导体芯片的多模静电放电(ESD)电路，所述半导体芯片包括输入缓冲器。所述电路包括一个或多个与所述输入缓冲器的输入端连接的ESD二极管，其被适配成对被施加到所述输入缓冲器的输入端的静位觉进行放电。所述电路还包括一个或多个本体电压改变单元，其被适配成将一个或多个各自本体电压施加到所述一个或多个ESD二极管。在所述ESD电路处于第一模式的情况下，所述一个或多个各自本体电压中的每一个具有大于所述ESD电路的电源电压或者小于所述ESD电路的地电压的电压电平，并且在所述ESD电路处于第二模式的情况下，所述一个或多个本体电压改变单元被进一步适配成将所述一个或多个各自本体电压施加到所述一个或多个ESD二极管，所述各自本体电压具有等于所述ESD电路的电源电压或者所述ESD电路的地电压的各自电压电平。
根据本发明的另一实施例，提供了一种用于半导体芯片的多模静电放电(ESD)电路，所述半导体芯片包括输入缓冲器。所述电路包括一个或多个ESD二极管，其与用作所述半导体芯片的外部信号的输入端的输入衬垫连接，并且其进一步连接到所述输入缓冲器的输入端，并且被适配成对被施加到所述输入衬垫的静位觉进行放电。所述电路还包括一个或多个本体电压改变单元，其被适配成将一个或多个各自本体电压施加到所述一个或多个ESD二极管。在所述ESD电路处于第一模式的情况下，所述一个或多个各自本体电压中的每一个具有大于所述ESD电路的电源电压或者小于所述ESD电路的地电压的电压电平，并且在所述ESD电路处于第二模式的情况下，所述一个或多个本体电压改变单元被进一步适配成将所述一个或多个各自本体电压施加到所述一个或多个ESD二极管，所述各自本体电压具有等于所述ESD电路的电源电压或者所述ESD电路的地电压的各自电压电平。
根据本发明的另一实施例，提供了一种用于半导体芯片的多模静电放电(ESD)电路，所述半导体芯片包括输入缓冲器。所述电路包括第一和第二ESD二极管，每一个连接到被提供为用于向所述半导体芯片供应外部信号的输入端的输入衬垫，并且其进一步连接到所述输入缓冲器，并且提供各自第一和第二放电通路用以对被施加到所述输入衬垫的静位觉进行放电。所述电路还包括第一本体电压改变单元，其被适配成接收第一选择信号，并且基于由所述ESD电路的模式确定的所述第一选择信号的电压电平而生成用于所述第一ESD二极管的本体电压。所述电路还又包括第二本体电压改变单元，其被适配成接收第二选择信号，并且基于由所述ESD电路的模式确定的所述第二选择信号的电压电平而生成用于所述第二ESD二极管的本体电压。在所述ESD电路的模式是第一模式的情况下，所述第一本体改变单元对于所述第一ESD二极管生成具有大于所述ESD电路的电源电压的电压电平的本体电压，并且在所述ESD电路的模式是第二模式的情况下，所述第一本体电压改变单元对于所述第一ESD二极管生成具有基本等于所述ESD电路的电源电压的电压电平的本体电压。在所述ESD电路的模式是第一模式的情况下，所述第二本体改变单元对于所述第二ESD二极管生成具有小于所述ESD电路的地电压的电压电平的本体电压，并且在所述ESD电路的模式是第二模式的情况下，所述第二本体电压改变单元对于所述第二ESD二极管生成具有基本等于所述ESD电路的地电压的电压电平的本体电压。
根据本发明的又另一实施例，提供了一种用于减小半导体芯片的输入电容的方法，所述半导体芯片具有多模静电放电(ESD)电路。所述ESD电路包括第一和第二ESD二极管并且被适配来保护所述半导体芯片的内部电路免受静位觉影响。所述方法包括在所述ESD电路的第一模式中，对于所述第一ESD二极管中包括的正金属氧化物半导体(PMOS)晶体管生成具有基本等于所述ESD电路的电源电压的电压电平的本体电压，以及对于所述第一ESD二极管中包括的负金属氧化物半导体(NMOS)晶体管生成具有基本等于所述ESD电路的地电压的电压电平的本体电压。所述方法还包括在所述ESD电路的第一模式中，对于所述第二ESD二极管中包括的PMOS晶体管生成具有大于所述ESD电路的电源电压的电压电平的本体电压，以及对于所述第二ESD二极管中包括的NMOS晶体管生成具有小于所述ESD电路的地电压的电压电平的本体电压。
关于附图描述本发明的实施例。整个附图中相同的附图标记表示相同的示例性元件、组件和步骤。附图中图1是传统ESD电路的电路图；图2是示意性图解说明图1中所示的二极管D2的垂直结构的截面图；图3是示意性图解说明图1中所示的二极管D1的垂直结构的截面图；图4是图解说明半导体器件中的结电容作为该器件中的反偏压的函数的图表；图5是根据本发明的所选实施例的ESD电路的电路图；图6是图解说明电熔丝电路的电路图，该电熔丝电路组成图5中所示的第一本体电压改变单元或第二本体电压改变单元的一个可能实现方式；图7是根据本发明的另一实施例的ESD电路的电路图；图8是图解说明图7中所示的第一本体电压改变单元的可能实现方式的电路图；图9是图解说明图7中所示的第二本体电压改变单元的可能实现方式的电路图；图10是示意性图解说明图7中所示的第二静电放电二极管的垂直结构的截面图；图11是示意性图解说明图7中所示的第一静电放电二极管的垂直结构的截面图；和图12和13是图解说明根据本发明实施例的半导体器件的增加的设置边际(setup margin)相对于传统半导体器件的设置边际的图表。
具体实施例方式
下面参考附图来描述本发明的示例性实施例。这些实施例被呈现为示教示例。本发明的实际范围由权利要求来限定。
图4是图解说明半导体器件中的结电容Cj和反偏压Vj之间的关系的图表。在图4中看出，反偏压Vj从0V到1V的增加使结电容Cj减少了大约0.1pF。随着反偏压Vj进一步增加，结电容Cj进一步减少。
结电容Cj与反偏压Vj之间的关系可以通过下列等式(1)来数学地表达Cj＝Cjo/{(1+Vj/Φ)Λm} (1)在等式(1)中，项Cjo表示反偏压Vj不存在时的结电容，项Φ表示PN结的固有电压，以及项“m”被设定为1/2。如由等式(1)所示，通过控制电路中的反偏压Vj可以改变ESD电路中的结电容Cj。
为了减少半导体器件的整体输入电容同时仍旧给该器件提供抗静位觉保护，可以提供这样的EDC电路，其中根据半导体器件中的半导体芯片的数量来修改被施加到EDC电路内的半导体衬底的电压电平。例如，在包括多个半导体芯片的存储器模块中，每个半导体芯片可以包括其自己的EDC电路来保护其抗静位觉。然而，在包括多个半导体芯片的器件中，每个单独的半导体芯片比器件中由单独形成的单个半导体芯片更不容易受到静位觉的损害。另外，随着器件中半导体芯片的数量增加，器件的输入电容往往会相应地增加。因此，通过修改被施加到半导体芯片的EDC电路内的各个晶体管本体的电压电平可以减少每个半导体芯片的输入电容。
图5是根据本发明的所选实施例的ESD电路的电路图。参考图5，ESD电路100被连接在输入衬垫PAD和输入缓冲器110之间。
输入衬垫PAD被连接到外部引脚并且从外部源接收输入信号。ESD电路100保护半导体芯片的内部电路如输入缓冲器110免受静位觉影响。输入缓冲器110被配置来缓冲由输入衬垫PAD接收的输入信号并且将所缓冲的输入信号IN输出到半导体芯片中的一个或多个内部电路。
ESD电路100保护半导体芯片的内部电路免受静位觉影响，并且包括第一和第二ESD二极管D11和D12以及第一和第二本体电压改变单元102和104。
第一和第二ESD二极管D11和D12提供通路，当静位觉通过输入衬垫PAD被施加到节点N10时，通过该通路可以对静位觉放电，该节点N10形成对输入缓冲器110的输入端。本体电压改变单元102和104被配置来将各个电压施加到第一和第二ESD二极管D11和D12，其中各个电压具有与电源电压VDD或地电压VSS不同的电压电平。
在第一和第二ESD二极管D11和D12中，第一ESD二极管D11被连接在电源电压VDD与节点N10之间。第一ESD二极管D11包括PMOS晶体管，其具有连接到节点N10的漏极以及都连接到电源电压VDD的源极和栅极。第一ESD二极管D11提供当静位觉未被施加到节点N10时被反偏压的电通路，并且当静位觉被施加到节点N10时通过该电通路来对静位觉放电。
第一ESD二极管D11中的PMOS晶体管具有由第一本体电压改变单元102控制的本体电压。例如，在所缓冲的输入信号IN驱动存储器模块中的多个半导体芯片的情况下，第一本体电压改变单元102可以将ESD二极管D11中的PMOS晶体管的本体电压改变为大于电源电压VDD的电压VPP。在比较包括多个半导体芯片的存储器模块以及仅包括单个半导体芯片的存储器模块中的静位觉的影响时，静位觉的静电影响在单个半导体芯片中往往更显著。因此，ESD电路往往在保护单个半导体芯片方面发挥更重要的作用。
在ESD二极管D11中的PMOS晶体管的本体电压改变为电压VPP(其大于电源电压VDD)的情况下，包含ESD电路100的半导体芯片的输入电容相应地减少。换句话说，ESD二极管D11中的PMOS晶体管的本体电压的增加往往增加寄生二极管的反偏压，从而减少半导体芯片的输入电容，如等式(1)和图4所示。
大于电源电压VDD的电压VPP可以通过常规的增压生成器(VPP生成器)来生成，并且第一本体电压改变单元102可被配置成例如被如图6的示例中所示的熔丝或抗熔丝编程。换句话说，在ESD电路100存在于半导体器件中的唯一半导体芯片的情况下，ESD二极管D11中的PMOS晶体管的本体电压被提供为电源电压VDD；相反，在ESD电路100存在于诸如存储器模块的半导体器件中的多个半导体芯片之一中的情况下，ESD二极管D11中的PMOS晶体管的本体电压被提供为电压VPP，其大于电源电压VDD。
第二ESD二极管D12被连接在地VSS与节点N10之间。第二ESD二极管D12典型地包括NMOS晶体管，其具有连接到节点N10的漏极以及都连接到地VSS的源极和栅极。因此，第二ESD二极管D12提供当静位觉未被施加到节点N10时被反偏压的电通路，并且当静位觉被施加到节点N10时通过该电通路来对静位觉放电。
第二ESD二极管D12中的NMOS晶体管的本体电压由第二本体电压改变单元104控制。当通过输入缓冲器110将ESD电路100连接到存储器模块中的多个半导体芯片时，第二本体电压改变单元104将第二ESD二极管D12中的NMOS晶体管的本体电压改变为小于地电压VSS的电压VBB。在ESD二极管D12中的NMOS晶体管的本体电压被改变为小于地电压VSS的电压VBB的情况下，存储器模块中的半导体芯片的输入电容往往减小。第二ESD二极管D12中的NMOS晶体管的本体电压的减小增加了第二ESD二极管D12的反偏压，因此减小了输入电容，如等式(1)和图4所示。
电压VBB例如可以通过常规的低压生成器(VBB生成器)来生成，并且第二本体电压改变单元104可被配置成例如类似于第一本体电压改变单元102、被如图6的示例中所示的熔丝或抗熔丝编程。换句话说，在ESD电路100存在于半导体器件中的唯一半导体芯片的情况下，第二ESD二极管D12中的NMOS晶体管的本体电压被提供为地电压VSS；相反，在ESD电路100存在于诸如存储器模块的半导体器件中的多个半导体芯片之一中的情况下，ESD二极管D12中的PMOS晶体管的本体电压被提供为电压VBB，其小于地电压VSS。
图6是图解说明使用电熔丝电路的图5中的第一或第二本体电压改变单元102或104的一个可能实现方式的电路图。
参考图6，电熔丝电路包括第一和第二熔丝F1和F2，其中熔丝F1具有小于熔丝F2的电阻值。该电熔丝电路还包括第一到第三反相器INV51、INV52和INV56；第一和第二PMOS晶体管PM51和PM52；第一到第五NMOS晶体管NM51、NM52、NM53、NM54、和NM55；以及CMOS传输门C1。
第一和第二熔丝F1和F2被连接在电源电压VDD与第一和第二PMOS晶体管PM51和PM52的各自第一端之间。另外，第一和第二PMOS晶体管具有分别连接到节点A和B的各自第二端。而且，第一PMOS晶体管PM51具有连接到节点A的栅极，以及第二PMOS晶体管PM52具有连接到节点B的栅极。
第一NMOS晶体管NM51具有与第一PMOS晶体管PM51的第一端连接的第一端、连接到地的第二端、以及与CMOS传输门C1的输出连接的栅极。第二NMOS晶体管NM52具有连接到节点A的第一端、连接到地的第二端、以及与第一电熔丝控制信号“efc1”连接的栅极。第三NMOS晶体管NM53具有连接到节点A的第一端、连接到地的第二端、以及连接到节点B的栅极。第四NMOS晶体管NM54具有连接到节点B的第一端、连接到地的第二端、以及连接到节点A的栅极。第五NMOS晶体管NM55具有连接到节点B的第一端、连接到地的第二端、以及与第一电熔丝控制信号“efc1”连接的栅极。
第一反相器INV51接收并反相第一电熔丝控制信号“efc1”，以便输出反相的第一电熔丝控制信号。第二反相器INV52接收并反相出现在节点B处的信号并且生成输出信号。第三反相器INV53接收并反相第二反相器INV52的输出信号，以便根据电熔丝电路是否对应于第一或第二本体电压改变单元102或104而分别生成输出信号Sel_sig1或Sel_sig2。
CMOS传输门C1接收第二电熔丝控制信号efc2，并且具有与第一NMOS晶体管NM51的栅极连接的输出。在第一电熔丝控制信号efc1具有逻辑电平“高”的情况下，CMOS传输门C1接通，因此具有逻辑电平“高”的第一电熔丝控制信号efc1被施加到CMOS传输门的第一控制端，并且反相的具有逻辑电平“低”的第一电熔丝控制信号被施加到CMOS传输门C1的第二控制端。在图6中，CMOS传输门C1的第一和第二控制端被分别示出在CMOS传输门C1的上部和下部。
在CMOS传输门C1被接通并且第二电熔丝控制信号efc2具有逻辑电平“低”的情况下，第一NMOS晶体管NM51被截止，并且因此熔丝F1被切断。另外，具有逻辑电平“高”的第一电熔丝控制信号efc1导通NMOS晶体管NM52和NM55。结果，出现在节点A处的电压(“A”电压)比出现在节点B处的电压(“B”电压)略高一点。因此，输出信号Sel_sig1或Sel_sig2假定逻辑电平“低”。
另一方面，在第一电熔丝控制信号efc1具有逻辑电平“高”和第二电熔丝控制信号efc2也具有逻辑电平“高”的情况下，第一NMOS晶体管NM51导通并且熔丝F1切断。再次，第二和第五NMOS晶体管NM52和NM55被具有逻辑电平“高”的第一电熔丝控制信号efc1导通。然而，在这种情况下，“A”电压小于“B”电压，因此输出信号Sel_sig1或Sel_sig2以逻辑电平“高”被输出。
可以使用电熔丝电路的输出信号Sel_sig1或Sel_sig2，从而在ESD电路100存在于半导体器件的唯一半导体芯片中的情况下，电源电压VDD和地VSS被分别施加到第一ESD二极管D11和第二ESD二极管D12的本体，并且在ESD电路100存在于诸如存储器模块的半导体器件中的多个半导体芯片之一中的情况下，大于电源电压VDD的电压VPP和小于地电压VSS的电压VBB被分别施加到第一ESD二极管D11和第二ESD二极管D12的本体。
图6的电熔丝电路的一个特性是一旦熔丝F1被烧断，则与第一和第二ESD二极管D11和D12连接的本体电压保持固定的VPP和VBB。然而，在图7中所示的ESD电路的各个实施例中，可以使用选择信号来控制各个本体电压，从而它们不被固定在VPP或VBB。
图7是根据本发明的另一实施例的半导体器件的ESD电路200的电路图。参考图7，ESD电路200被连接在输入衬垫PAD与输入缓冲器210之间。
输入衬垫PAD被连接到外部引脚并且从外部源接收输入信号。ESD电路200保护半导体器件的内部电路如输入缓冲器210免受静位觉影响。输入缓冲器210被配置来缓冲由输入衬垫PAD接收的输入信号并且将所缓冲的输入信号IN输出到半导体器件内的一个或多个半导体芯片。例如，输入缓冲器210可以将所缓冲的输入信号IN输出到存储器模块中的几个半导体芯片。
ESD电路200保护半导体器件的内部电路免受静位觉影响，并且包括第一和第二ESD二极管D21和D22以及第一和第二本体电压改变单元202和204。
第一和第二ESD二极管D21和D22提供通路，当静位觉通过输入衬垫PAD被施加到节点N20时，通过该通路可以对静位觉放电，该节点N20形成对输入缓冲器210的输入端。本体电压改变单元202和204被配置来将各个电压施加到第一和第二ESD二极管D21和D22，其中各个电压具有与电源电压VDD或地VSS不同的电压电平。
在第一和第二ESD二极管D21和D22中，第一ESD二极管D21被连接在电源电压VDD与节点N20之间。第一ESD二极管D21包括PMOS晶体管，其具有连接到节点N20的漏极以及都连接到电源电压VDD的源极和栅极。第一ESD二极管D21提供当静位觉未被施加到节点N20时被反偏压的电通路，并且当静位觉被施加到节点N20时通过该电通路来对静位觉放电。
第一ESD二极管D21中的PMOS晶体管具有由第一本体电压改变单元202控制的本体电压。例如，在ESD电路200存在于半导体器件中的唯一半导体芯片中的情况下，第一本体电压改变单元202可以将ESD二极管D21中的PMOS晶体管的本体电压改变为大于电源电压VDD的电压VPP。在比较包括多个半导体芯片的诸如存储器模块的半导体器件以及仅包括单个半导体芯片的半导体器件中的静位觉的影响中，静位觉的静电影响在单个半导体芯片中往往更显著。因此，ESD电路往往在保护单个半导体芯片时发挥更重要的作用。
在ESD二极管D21中的PMOS晶体管的本体电压被改变为大于电源电压VDD的电压VPP的情况下，用于存储器模块中的多个半导体芯片的输入电容被减少。换句话说，ESD二极管D21中的PMOS晶体管的本体电压的增加往往增加寄生二极管的反偏压，从而减少输入电容，如等式(1)和图4所示。
在ESD电路200用于包含多个半导体芯片的半导体器件中的情况下，大于电源电压VDD的电压VPP可以通过常规的增压生成器(VPP生成器)来生成，并且第一本体电压改变单元202可被配置成输出电压VPP。
第一本体电压改变单元202接收第一选择信号Sel_sig1，并且在输入缓冲器210被连接到存储器模块中的多个芯片的情况下，执行控制使得第一ESD二极管D21的本体电压变得大于电源电压VDD。也就是，第一选择信号Sel_sig1被施加到第一本体电压改变单元202，并且因此第一本体电压改变单元202将电源电压VDD供应给第一ESD二极管D21的本体(SW1)，或者供应大于电源电压VDD的电压VPP(SW2)。
第二ESD二极管D22被连接在地VSS与节点N20之间。第二ESD二极管D22典型地包括NMOS晶体管，其具有连接到节点N20的漏极以及都连接到地VSS的源极和栅极。因此，第二ESD二极管D22提供当静位觉未被施加到节点N20时被反偏压的电通路，并且当静位觉被施加到节点N20时通过该电通路来对静位觉放电。
第二ESD二极管D22中的NMOS晶体管的本体电压由第二本体电压改变单元204控制。在ESD电路200存在于半导体器件的多个半导体芯片之一中的情况下，第二本体电压改变单元204将第二ESD二极管D22中的NMOS晶体管的本体电压改变为小于地电压VSS的电压VBB。在ESD二极管D22中的NMOS晶体管的本体电压被改变为小于地电压VSS的电压VBB的情况下，半导体器件中的半导体芯片的输入电容往往减小。第二ESD二极管D12中的NMOS晶体管的本体电压的减小增加了第二ESD二极管D12的反偏压，因此减小了输入电容，如等式(1)和图4所示。
类似地，在ESD电路200被包含在诸如存储器模块的半导体器件中的多个半导体芯片之一中的情况下，小于地VSS的电压VBB可以通过常规的升压生成器(VBB生成器)来生成，并且第二本体电压改变单元204可被配置成输出电压VBB。
在输入缓冲器210被用来驱动存储器模块中的每个芯片的情况下，第二本体电压改变单元204接收第二选择信号Sel_sig2，并且执行控制操作使得第二ESD二极管D22的本体电压变得小于地VSS。也就是，第二选择信号Sel_sig2被施加到第二本体电压改变单元204，并且第二本体电压改变单元204将地电压VSS供应给第二ESD二极管D22的本体(SW3)，或者供应小于地电压VSS的电压VBB(SW4)。
图8是图解说明图7中所示的第一本体电压改变单元202的示例的电路图。参考图8，第一本体电压改变单元202包括NMOS晶体管NM31和PMOS晶体管PM31。
NMOS晶体管NM31和PMOS晶体管PM31被第一选择信号Sel_sig1激励，使得在EDC电路200通过输入缓冲器210连接到存储器模块中的多个半导体芯片的情况下NMOS晶体管NM31导通以及PMOS晶体管PM31截止，并且在EDC电路200通过输入缓冲器210连接到单个半导体芯片的情况下NMOS晶体管NM31截止以及PMOS晶体管PM31导通。因此，在EDC电路200被包含在半导体器件的多个半导体芯片之一中的情况下，第一本体电压改变单元202提供电压VPP作为其输出电压，并且在EDC电路200被包含在半导体器件的唯一半导体芯片中的情况下，第一本体电压改变单元202提供电源电压VDD作为其输出电压。因此，EDC二极管D21中的PMOS晶体管的本体电压可以根据第一选择信号Sel_sig1而改变。
图9是图解说明图7中所示的第二本体电压改变单元204的示例的电路图。参考图9，第二本体电压改变单元204包括NMOS晶体管NM41和PMOS晶体管PM41。
NMOS晶体管NM41和PMOS晶体管PM41被第二选择信号Sel_sig2激励，使得在EDC电路200通过输入缓冲器210连接到存储器模块中的多个半导体芯片的情况下NMOS晶体管NM41导通以及PMOS晶体管PM41截止，并且在EDC电路200通过输入缓冲器210连接到单个半导体芯片的情况下NMOS晶体管NM41截止以及PMOS晶体管PM41导通。因此，在EDC电路200被包含在半导体器件的多个半导体芯片之一中的情况下，第二本体电压改变单元204提供电压VPP作为其输出电压，并且在EDC电路200被包含在半导体器件的唯一半导体芯片中的情况下，第二本体电压改变单元204提供电源电压VDD作为其输出电压。因此，EDC二极管D22中的NMOS晶体管的本体电压可以根据第二选择信号Sel_sig2而改变。
图8和9中所示的第一和第二本体电压改变单元202和204是示教示例，并且能够以各种方式修改或者被替换为不同类型的电压改变单元。
图10是示意性图解说明图7的第二ESD二极管D22的垂直结构的截面图，其中图7的电路被包含在存储器模块中包含的多个半导体芯片之一中。
参考图10，第二ESD二极管22包括NMOS晶体管，该NMOS晶体管包括栅极44、源极46和漏极47。栅极44和源极46都连接到地VSS，以及漏极47连接到漏电压Vdrain。另外，该NMOS晶体管包括与电压VBB连接的p-型本体42。源极46和漏极47中的每一个由包括掺杂了高浓度的n-型杂质的区域的阱(well)形成。区域48在本体42中也通过将高浓度p-型杂质掺杂到本体42而形成。结二极管JD5位于NMOS晶体管的本体42与源极46之间，并且结二极管JD6位于NMOS晶体管的本体42与漏极47之间。尽管氧化栅极被典型地包含在NMOS晶体管中，但是为了简化附图而没有清晰地示出氧化栅极。
小于地电压VSS的电压VBB被施加到区域48中的本体42。地电压VSS被施加到源极46和栅极44，并且漏电压Vdrain被施加到漏极47。漏电压Vdrain是出现在图7中所示的节点N20处的电压。
如上所述，在第二ESD电压D22的本体42中的反偏压增加的情况下，静电放电电路200的电容根据数学等式(1)而减小。
图11是示意性图解说明图7所示的第一ESD二极管D21的垂直结构的截面图，其中图7的电路被包含在诸如存储器模块的半导体器件中包含的多个半导体芯片之一中。
参考图11，第一ESD二极管21包括PMOS晶体管，该PMOS晶体管包括栅极54、源极56和漏极57。栅极54和源极56都连接到电源电压VDD，以及漏极57连接到漏电压Vdrain。另外，该PMOS晶体管包括与大于电源电压VDD的电压VPP连接的n-型本体52。源极56和漏极57中的每一个由包括掺杂了高浓度的p-型杂质的区域的阱形成。区域58在本体52中也通过将高浓度p-型杂质掺杂到本体52而形成。结二极管JD7位于PMOS晶体管的本体52与源极56之间，并且结二极管JD8位于PMOS晶体管的本体52与漏极57之间。尽管氧化栅极被典型地包含在PMOS晶体管中，但是为了简化附图而没有清晰地示出氧化栅极。
大于电源电压VDD的电压VPP被施加到区域58中的本体52。电源电压VDD被施加到栅极54和源极56，并且漏电压Vdrain被施加到漏极57。漏电压Vdrain是出现在图7中所示的节点N20处的电压。
在第一ESD电压D21的本体52中的反偏压增加的情况下，静电放电电路的电容如数学等式(1)所示地减小。在半导体芯片的输入电容被减小的情况下，可以避免由于设置边际等的缺乏而引起的操作中的某些缺陷或者性能降低问题。
图12和13是图解说明根据本发明实施例的半导体器件的增加的设置边际相对于传统半导体器件的设置边际的图表。具体地，图12图解说明了传统半导体器件的设置边际，而图13图解说明了根据本发明实施例的半导体器件的相应设置边际。
图12图解说明了包括四个半导体芯片的常规存储器模块(即，常规4-堆栈DRAM封装)中的命令地址的净延迟。图13解说明了根据本发明实施例的包括四个半导体芯片的存储器模块(即，4-堆栈DRAM封装)中的命令地址的净延迟。所述净延迟表示从存储器模块中的参考芯片到测试芯片的延迟。
基于图12的数据，常规半导体器件具有如等式(1)所计算的大约0.8pF的输入电容，并且基于图13的数据，根据本发明实施例的半导体器件具有如等式(1)所计算的大约0.5pF的输入电容。
换句话说，根据等式(1)，在反偏压增加6V的情况下，结电容被减少大约0.3pF。在对于图12和13之间的关系的另一种描述中，在反偏压半导体芯片的静电放电电路中反偏压基于图12的图表而增加6V的情况下，可以提供如图13的图表的结果。如这些图标所示，半导体器件的净延迟和设置边际是关联的。例如，图12所示的净延迟是1985.64ps，以及图13中所示的净延迟是1805.23ps。随着反偏压增加，净延迟被减小，以及设置边际增加。相应地，通过采用所选的本发明的实施例可以避免由于存储器模块操作中设置边际的缺乏引起的操作中的缺陷或者性能下降。
本发明的所选实施例提供了通过存储器模块的驱动器的单个输出引脚来驱动多个半导体芯片的优势。所述驱动器例如可以包括UDIMM或SODIMM中的主板、RDIMM中的寄存器、或者FBDIMM中的AMB的控制芯片。
根据本发明的所选实施例的减小半导体芯片的输入电容的方法包括执行控制操作，使得当该半导体芯片是半导体器件中的唯一半导体芯片时组成静电放电电路内的二极管的PMOS晶体管的本体电压变成静电放电电路的电源电压，并且组成静电放电电路内的二极管的NMOS晶体管的本体电压变成地电压。所述方法进一步包括执行控制操作，使得当该半导体芯片是诸如存储器模块的半导体器件中的多个半导体芯片之一时PMOS晶体管的本体电压变成大于电源电压，并且NMOS晶体管的本体电压变成小于地电压。
用于减小输入电容的方法可以进一步包括执行控制操作，使得在半导体芯片从包括多个芯片的器件切换为包括单个芯片的器件的情况下，将PMOS晶体管的本体电压从大于电源电压的电压变回到电源电压，并且将NMOS晶体管的本体电压从小于地电压的电压变回到地电压。
如上所述，ESD电路和相关的方法可被用来减小半导体芯片的输入电容。相应地，可以保护半导体芯片的内部电路免受静位觉的影响，同时对于该半导体芯片保持相对低的输入电容。
另外，随着每存储器模块的驱动器的一个输出引脚可用的半导体芯片的数量的增加，可以解决存储器模块的操作中由于设置边际的缺乏等引起的操作缺陷或性能下降。
上述示例性实施例是示教示例。本领域的普通技术人员将会理解，在不背离由所附权利要求定义的本发明的范畴下，可以在形式和细节上对示例性实施例进行各种改变。
权利要求
1.一种用于半导体芯片的多模静电放电(ESD)电路，所述半导体芯片包括输入缓冲器，所述电路包括一个或多个与所述输入缓冲器的输入端连接的ESD二极管，其被适配成对被施加到所述输入缓冲器的输入端的静位觉进行放电；和一个或多个本体电压改变单元，其被适配成将一个或多个各自本体电压施加到所述一个或多个ESD二极管；其中，在所述ESD电路处于第一模式的情况下，所述一个或多个各自本体电压中的每一个具有大于所述ESD电路的电源电压或者小于所述ESD电路的地电压的电压电平，并且在所述ESD电路处于第二模式的情况下，所述一个或多个本体电压改变单元被进一步适配成将所述一个或多个各自本体电压施加到所述一个或多个ESD二极管，所述各自本体电压具有等于所述ESD电路的电源电压或者所述ESD电路的地电压的各自电压电平。
2.如权利要求1所述的电路，其中，所述一个或多个ESD二极管包括第一ESD二极管，其被连接在电源端与所述输入缓冲器的输入端之间并且当所述静位觉未被施加到所述输入端时被反偏压；和第二ESD二极管，其被连接在所述输入缓冲器的输入端与地端之间并且当所述静位觉未被施加到所述输入端时被反偏压。
3.如权利要求2所述的电路，其中，所述第一静电放电二极管包括正金属氧化物半导体(PMOS)晶体管，其具有一本体、与所述输入缓冲器的输入端连接的漏极、以及都连接到所述电源端的源极和栅极。
4.如权利要求3所述的电路，其中，所述一个或多个本体电压改变单元包括第一本体电压改变单元，其被适配成在所述ESD电路处于所述第一模式的情况下向所述PMOS晶体管的本体供应具有大于所述ESD电路的电源电压的电平的本体电压。
5.如权利要求2所述的电路，其中，所述第二ESD二极管包括负金属氧化物半导体(NMOS)晶体管，其具有一本体、与所述输入缓冲器的输入端连接的漏极、以及都连接到所述地端的源极和栅极。
6.如权利要求5所述的电路，其中，所述一个或多个本体电压改变单元包括第一本体电压改变单元，其被适配成在所述ESD电路处于所述第一模式的情况下向所述NMOS晶体管的本体供应具有小于所述ESD电路的地电压的电平的本体电压。
7.如权利要求1所述的电路，其中，在所述半导体芯片是存储器模块中的多个半导体芯片之一的情况下采用所述第一模式，而在所述半导体芯片不是存储器模块中的多个半导体芯片之一的情况下采用所述第二模式。
8.一种用于半导体芯片的多模静电放电(ESD)电路，所述半导体芯片包括输入缓冲器，所述电路包括一个或多个ESD二极管，其与用作所述半导体芯片的外部信号的输入端的输入衬垫连接，并且其进一步连接到所述输入缓冲器的输入端，并且被适配成对被施加到所述输入衬垫的静位觉进行放电；和一个或多个本体电压改变单元，其被适配成将一个或多个各自本体电压施加到所述一个或多个ESD二极管；其中，在所述ESD电路处于第一模式的情况下，所述一个或多个各自本体电压中的每一个具有大于所述ESD电路的电源电压或者小于所述ESD电路的地电压的电压电平，并且在所述ESD电路处于第二模式的情况下，所述一个或多个本体电压改变单元被进一步适配成将所述一个或多个各自本体电压施加到所述一个或多个ESD二极管，所述各自本体电压具有等于所述ESD电路的电源电压或者所述ESD电路的地电压的各自电压电平。
9.如权利要求8所述的电路，其中，所述一个或多个ESD二极管包括第一ESD二极管，其被连接在电源端与所述输入缓冲器的输入端之间并且当所述静位觉未被施加到所述输入衬垫时被反偏压；和第二ESD二极管，其被连接在所述输入缓冲器的输入端与地端之间并且当所述静位觉未被施加到所述输入衬垫时被反偏压。
10.如权利要求9所述的电路，其中，所述第一ESD二极管包括正金属氧化物半导体(PMOS)晶体管，其具有一本体、与所述输入缓冲器的输入端连接的漏极、以及都连接到所述电源端的源极和栅极。
11.如权利要求10所述的电路，其中，所述一个或多个本体电压改变单元包括第一本体电压改变单元，其被适配成在所述ESD电路处于所述第一模式的情况下向所述PMOS晶体管的本体供应具有大于所述ESD电路的电源电压的电平的本体电压。
12.如权利要求9所述的电路，其中，所述第二ESD二极管包括负金属氧化物半导体(NMOS)晶体管，其具有一本体、与所述输入缓冲器的输入端连接的漏极、以及都连接到所述地端的源极和栅极。
13.如权利要求12所述的电路，其中，所述一个或多个本体电压改变单元包括第一本体电压改变单元，其被适配成在所述ESD电路处于所述第一模式的情况下向所述NMOS晶体管的本体供应具有小于所述ESD电路的地电压的电平的本体电压。
14.如权利要求8所述的电路，其中，在所述半导体芯片是存储器模块中的多个半导体芯片之一的情况下采用所述第一模式，而在所述半导体芯片不是存储器模块中的多个半导体芯片之一的情况下采用所述第二模式。
15.一种用于半导体芯片的多模静电放电(ESD)电路，所述半导体芯片包括输入缓冲器，所述电路包括第一和第二ESD二极管，每一个连接到被提供为用于向所述半导体芯片供应外部信号的输入端的输入衬垫，并且其进一步连接到所述输入缓冲器，并且提供各自第一和第二放电通路用以对被施加到所述输入衬垫的静位觉进行放电；第一本体电压改变单元，其被适配成接收第一选择信号，并且基于由所述ESD电路的模式确定的所述第一选择信号的电压电平而生成用于所述第一ESD二极管的本体电压；第二本体电压改变单元，其被适配成接收第二选择信号，并且基于由所述ESD电路的模式确定的所述第二选择信号的电压电平而生成用于所述第二ESD二极管的本体电压；其中，在所述ESD电路的模式是第一模式的情况下，所述第一本体改变单元生成用于所述第一ESD二极管的具有大于所述ESD电路的电源电压的电压电平的本体电压，并且在所述ESD电路的模式是第二模式的情况下，所述第一本体电压改变单元生成用于所述第一ESD二极管的具有基本等于所述ESD电路的电源电压的电压电平的本体电压；和其中，在所述ESD电路的模式是第一模式的情况下，所述第二本体改变单元生成用于所述第二ESD二极管的具有小于所述ESD电路的地电压的电压电平的本体电压，并且在所述ESD电路的模式是第二模式的情况下，所述第二本体电压改变单元生成用于所述第二ESD二极管的具有基本等于所述ESD电路的地电压的电压电平的本体电压。
16.如权利要求15所述的电路，其中，所述第一ESD二极管包括正金属氧化物半导体(PMOS)晶体管，其具有一本体、与所述输入缓冲器的输入端连接的漏极、以及都连接到所述电源端的源极和栅极。
17.如权利要求15所述的电路，其中，所述第二ESD二极管包括负金属氧化物半导体(NMOS)晶体管，其具有一本体、与所述输入缓冲器的输入端连接的漏极、以及都连接到所述地端的源极和栅极。
18.如权利要求16所述的电路，其中，所述第一本体电压改变单元包括第二NMOS晶体管，其被适配成响应于其中所述ESD电路的模式是所述第一模式的所述第一选择信号而导通，以便向所述第一PMOS晶体管的本体提供用于所述第一ESD二极管的具有大于所述ESD电路的电源电压的电压电平的本体电压；和第二PMOS晶体管，其被适配成响应于其中所述ESD电路的模式是所述第二模式的所述第一选择信号而导通，以便向所述第一PMOS晶体管的本体提供用于所述第一ESD二极管的具有基本等于所述ESD电路的电源电压的电压电平的本体电压。
19.如权利要求17所述的电路，其中，所述第二本体电压改变单元包括第三NMOS晶体管，其被适配成响应于其中所述ESD电路的模式是所述第一模式的所述第二选择信号而导通，以便向所述第一NMOS晶体管的本体提供用于所述第二ESD二极管的具有小于所述ESD电路的地电压的电压电平的本体电压；和第三PMOS晶体管，其被适配成响应于其中所述ESD电路的模式是所述第二模式的所述第二选择信号而导通，以便向所述第一NMOS晶体管的本体提供用于所述第二ESD二极管的具有基本等于所述ESD电路的地电压的电压电平的本体电压。
20.如权利要求15所述的电路，其中，在所述半导体芯片是存储器模块中的多个半导体芯片之一的情况下采用所述第一模式，而在所述半导体芯片不是存储器模块中的多个半导体芯片之一的情况下采用所述第二模式。
21.一种用于减小半导体芯片的输入电容的方法，所述半导体芯片具有多模静电放电(ESD)电路，所述多模静电放电电路包括第一和第二ESD二极管并且被适配来保护所述半导体芯片的内部电路免受静位觉影响，所述方法包括在所述ESD电路的第一模式中，对于所述第一ESD二极管中包括的正金属氧化物半导体(PMOS)晶体管生成具有基本等于所述ESD电路的电源电压的电压电平的本体电压，以及对于所述第一ESD二极管中包括的负金属氧化物半导体(NMOS)晶体管生成具有基本等于所述ESD电路的地电压的电压电平的本体电压；和在所述ESD电路的第二模式中，对于所述第二ESD二极管中包括的PMOS晶体管生成具有大于所述ESD电路的电源电压的电压电平的本体电压，以及对于所述第二ESD二极管中包括的NMOS晶体管生成具有小于所述ESD电路的地电压的电压电平的本体电压。
全文摘要
一种用于半导体芯片的多模静电放电(ESD)电路包括第一和第二ESD二极管。在第一模式中，大于所述半导体芯片的电源电压的本体电压被施加到所述第一ESD二极管，并且小于所述半导体芯片的地电压的本体电压被施加到所述第二ESD二极管。在第二模式中，基本等于所述半导体芯片的电源电压的本体电压被施加到第一ESD二极管的本体，并且基本等于所述半导体芯片的地电压的本体电压被施加到第二ESD二极管。
文档编号H01L23/60GK101079418SQ20071008588
公开日2007年11月28日 申请日期2007年3月8日 优先权日2006年5月22日
发明者成明熙, 安泳万 申请人:三星电子株式会社