用于静电防护的半导体结构的制作方法
【技术领域】
[0001]本发明涉及领域静电防护技术领域，特别是涉及一种可节省集成电路空间并改善静电防护能力的半导体结构。
【背景技术】
[0002]静电防护长久以来都是电子产业与半导体产业重要的课题之一。静电放电常会造成电子产品损坏。随著半导体制程的进步，集成电路及其元件的尺寸越来越小，相对地集成电路也越容易受到静电的破坏。为了防止集成电路受到静电的破坏，现有的集成电路会包含一个静电防护电路，用于当接收到静电时将静电迅速导引至接地端。然而，在现有的集成电路中，静电防护电路会占据集成电路一定的空间，进而增加集成电路设计上的困难，再者，为了节省空间，静电防护电路会设置在集成电路中的特定位置上，而集成电路离静电防护电路较远的元件将无法有效地受到静电防护电路的保护。
[0003]因此，需要提供一种用于静电防护的半导体结构，以解决上述问题。
【发明内容】
[0004]本发明提供一种用于静电防护的半导体结构，能够节省集成电路的空间且能够提高静电防护能力。
[0005]为解决上述技术问题，本发明采用的一个技术方案是:提供一种用于静电防护的半导体结构，设置在一个集成电路上，该集成电路包含一个封环(seal ring)设置在集成电路的外围，一个金属环设置在封环的内侧，以及一个电源总线设置在金属环的一侧，半导体结构包含:一个第一P型电极区，形成在一个P型井上相对应于封环的位置，且耦接至封环；一个第二 P型电极区，形成在P型井上相对应于金属环的位置，且耦接至金属环；以及一个第一 N型电极区，形成在相对应于电源总线的位置，且耦接至电源总线；其中，封环及金属环耦接至一个接地端，电源总线耦接至一个电压源。
[0006]其中，第一 P型电极区、第二 P型电极区及第一 N型电极区之间被多个绝缘区所隔开。
[0007]其中，多个绝缘区为场效氧化(Field Oxide, FOX)区。
[0008]其中，第一 N型电极区部分形成在P型井及一个N型井上。
[0009]其中，第一 N型电极区形成在P型井上。
[0010]其中，集成电路另包含一个N型井耦接至电压源。
[0011]其中，P型井形成在一个P型基底上，集成电路另包含一个N型埋入层设置在P型井及P型基底之间。
[0012]其中，电源总线设置在封环及金属环之间。
[0013]其中，第一 N型电极区向外延伸形成一个N型掺杂区，且N型掺杂区的掺杂浓度较第一 N型电极区的掺杂浓度低。
[0014]其中，半导体结构另包含:一个第二 N型电极区，形成在P型井上相对应于封环的位置，且耦接至封环；以及一个第三N型电极区，形成在P型井上相对应于金属环的位置，且耦接至金属环。
[0015]其中，第二 N型电极区较第一 P型电极区接近第一 N型电极区，且第三N型电极区较第二 P型电极区接近第一 N型电极区。
[0016]其中，集成电路另包含多个耦接单元，用于耦接封环及金属环。
[0017]其中，封环、金属环及电源总线设置在同一层。
[0018]为解决上述技术问题，本发明采用的另一个技术方案是:提供一种用于静电防护的半导体结构，半导体结构设置在一个集成电路上，集成电路包含一个封环(seal ring)设置在集成电路的外围，一个金属环设置在封环的内侧，以及一个电源总线设置在金属环的一侧，半导体结构包含:一个第一 N型电极区，形成在一个N型井上相对应于封环的位置，且耦接至封环；一个第二 N型电极区，形成在N型井上相对应于电源总线的位置，且耦接至电源总线；以及一个第一 P型电极区，形成在相对应于金属环的位置，且耦接至金属环；其中，封环及电源总线耦接至一个电压源，金属环耦接至一个接地端。
[0019]其中，第一 N型电极区、第二 N型电极区及第一 P型电极区之间被多个绝缘区所隔开。
[0020]其中，多个绝缘区为场效氧化(Field Oxide, FOX)区。
[0021]其中，半导体结构另包含一个P型井，第一 P型电极区部分形成在P型井上。
[0022]其中，金属环设置在封环及电源总线之间。
[0023]其中，集成电路另包含一个金属层，设置在封环、金属环及电源总线上方，用于耦接封环及电源总线。
[0024]本发明的有益效果是:区别于现有技术的情况，本发明用于静电防护的半导体结构设置在集成电路外围的封环、金属环及电源总线的相对应位置，而不需另外占据集成电路的空间，进而节省集成电路的空间。再者，由于本发明用于静电防护的半导体结构环绕于集成电路的外围，因此集成电路的各个元件可受到附近的半导体结构的静电保护，进而改善集成电路的静电防护能力。
【附图说明】
[0025]图1为本发明集成电路配置的第一实施例的示意图；
[0026]图2为本发明用于静电防护的半导体结构对应于图1的A-A剖面线的剖面图；
[0027]图3为本发明集成电路配置的第二实施例的示意图；
[0028]图4为本发明用于静电防护的半导体结构对应于图3的A-A剖面线的剖面图；
[0029]图5为本发明用于静电防护的半导体结构对应于图3的A-A剖面线的另一剖面图；
[0030]图6为本发明用于静电防护的半导体结构对应于图3的A-A剖面线的另一剖面图；
[0031]图7为本发明集成电路配置的第三实施例的示意图；
[0032]图8为本发明用于静电防护的半导体结构对应于图7的A-A剖面线的剖面图；
[0033]图9为本发明集成电路配置的第四实施例的示意图；
[0034]图10为本发明用于静电防护的半导体结构对应于图8的A-A剖面线的剖面图。
【具体实施方式】
[0035]请同时参阅图1及图2，图1为本发明集成电路配置的第一实施例的示意图，图2为本发明用于静电防护的半导体结构对应于图1的A-A剖面线的剖面图。如图所示，本发明集成电路10包含一个封环(sealring)12，一个金属环14，以及至少一个电源总线16。封环12设置在集成电路10的外围。金属环14设置于封环12的内侧。电源总线16设置在金属环14的内侧。封环12、金属环14以及电源总线16形成在集成电路10的金属层M1，而集成电路10可另包含其他金属层M2、M3设置在金属层Ml的上方，以形成其他元件。半导体结构100包含一个第一 P型电极区110，一个第二 P型电极区120，以及一个第一 N型电极区130。第一 P型电极区110形成在一个P型井20上相对应于封环12的位置，且耦接至封环12。第二 P型电极区120形成在P型井20上相对应于金属环14的位置，且耦接至金属环14。第一 N型电极区130形成在一个N型井30上相对应于电源总线16的位置，且耦接至电源总线16。其中封环12耦接至一个接地位准GND，电源总线16耦接至一个电压源VDD1，而金属环14可以通过多个耦接单元18耦接至封环12，以使封环12和金属环14的电压位准同样为接地位准GND。
[0036]另外，第一 P型电极区110、第二 P型电极区120及第一 N型电极区130之间被绝缘区FOX所隔开。绝缘区FOX为场效氧化(Field Oxide)区。P型井20及N型井30形成在一个P型基底40上。
[0037]依据上述配置，P型井20、N型井30、第一 P型电极区110、第二 P型电极区120及第一 N型电极区130可等同形成一个二极管，且当电源总线16接收到静电时，二极管的PN接面将会因静电的高电压位准而崩溃，进而将静电的电流通过第一 P型电极区110及第二P型电极区120宣泄至封环12及金属环14，以提供静电防护，且静电的部分能量也会在PN接面崩溃时被吸收。
[0038]请同时参阅图3及图4，图3为本发明集成电路配置的第二实施例的示意图，图4为本发明用于静电防护的半导体结构对应于图3的A-A剖面线的剖面图。如图所示，本发明集成电路1A包含一个封环12，一个金属环14，以及至少一个电源总线16。封环22设置在集成电路1A的外围。金属环14设置于封环12的内侦彳。电源总线16设置在封环12及金属环14之间。半导体结构200包含一个第一 P型电极区210，一个第二 P型电极区220、一个第一 N型电极区230、一个第二 N型电极区240以及一个第三N型电极区250。第一 P型电极区210形成在一个P型井20A上相对应于封环12的位置，且耦接至封环12。第二 P型电极区220形成在P型井20A上相对应于金属环14的位置，且耦接至金属环14。第一 N型电极区230部分形成在一个N型井30A上相对应于电源总线16的位置，且耦接至电源总线16。第二 N型电极区240形成在P型井20A上相对应于封环12的位置，且耦接至封环12。第三N型电极区250形成在P型井20A上相对应于金属环14的位置，且耦接至金属环14。其中，封环12耦接至接地位准GND，电源总线16耦接至电压源VDDl，而金属环14可以通过多个耦接单元18A耦接至封环12，以使封环12和金属环14的电压位准同样为接地位准 GND。
[0039]另外，第二 N型电极区240较第一 P型电极区210接近第一 N型电极区230，且第三N型电极区250较第二 P型电极区220接近第一 N型电极区230。第一 N型电极区230、第二 N型电极区240及第三N型电极区250之间被绝缘区FOX所隔开。绝缘区FOX为场效氧化区。P型井20A及N型井30A形成在P型基底40上。
[0040]依据上述配置，P型井20A、第一 N型电极区230及第二 N型电极区240可等同形成一双极性接面电晶体(bipolar junct1n transistor, BJT),且P型井20A、第一 N型电极区及230第三N型电极区250也可等同形成另一双极性接面电晶体，当电源总线16接收到静电时，双极性接面电晶体的PN接面将会因静电的高电压位准而崩溃，进而将静电的电流通过第一 P型电极区210、第二 N型电极区240、第二 P型电极区220、第三N型电极区250宣泄至封环12及金属环14，以提供静电防护，且静电的部分能量也会在PN接面崩溃时被吸收。
[0041 ] 另外，在图4的实施例中，N型井30A不一定要存在，也就是说，第一 N型电极区230也可形成在P型井20A上。
[0042]请参阅图5，且一并参阅图3。图5为本发明用于静电防护的半导体结构对应于图3的A-A剖面线的另一剖面图。如图5所示，半导体结构300包含一个第一 P型电极区310，一个第二 P型电极区320以及一个第一 N型电极区330。第一 P型电极区310形成在P型井20B上相对应于封环12的位置，且耦接至封环12。第二 P型电极区320形成在P型井20B上相对应于金属环14的位置，且耦接至金属环14。第一 N型电极区330部分形成在N型井30B上相对应于电源总线16的位置，且耦接至电源总线16。