专利名称：Esd栅接地nmos晶体管制造方法
技术领域：
本发明涉及半导体器件制造领域，尤其涉及一种ESD栅接地丽0S晶 体管制造方法。
背景技术：
静电保护(ESD)栅接地丽0S (GGNM0S)是通过漏端的结击穿，使漏 /沟道/源寄生双极晶体管导通，取到泻放静电的效果。为了 ESD有较好的 保护效果，其漏触发电压(trigger voltage)需要适当降低，另外在漏 端需要有较大的串联电阻，用以调节ESD晶体管热击穿电压的大小。常规 的ESD栅接地NM0S晶体管一般采用自对准的源漏工艺，即先利用栅和侧 墙进行源漏离子注入，然后为了能够实现较大的漏端串联电阻，需要在栅 和漏端之间留较大的空隙作硅化物阻挡层，用作漂移区，并在晶体管漏端 距离栅边缘的所述空隙大小的位置注入N型或者P型杂质，形成ESD结， 以达到适当降低触发电压的目的，最终制成的ESD栅接地丽0S晶体管的 剖面结构和平面结构分别如图1和图2所示。由于源漏是重掺杂区域，方 块电阻很小，所以按上述常规方法制造丽OS晶体管需要留较大的空隙才 能达到串联电阻要求，因此很浪费器件所占面积。
发明内容
本发明要解决的技术问题是提供一种ESD栅接地丽0S晶体管制造方 法，可降低触发电压，同时还能縮小晶体管所占的面积。为解决上述技术问题，本发明提供了一种ESD栅接地丽OS晶体管制造方
法，包括
形成栅极的工序；
硅衬底上进行选择性N型离子注入形成LDD区域的工序； 在所述栅极两侧形成侧墙的工序；
在N+源漏离子注入光刻版中定义漂移区的位置，然后利用光刻胶遮挡 所述漂移区，对硅片进行N+源漏离子注入的工序。
本发明由于采用了上述技术方案，具有这样的有益效果，即通过光刻 版使得ESD晶体管的漏端与栅极边缘相隔一定的距离，并且使得在漏端和 栅极之间的区域(即漂移区)只有轻掺杂源漏(LDD)区域，而没有高剂 量的漏掺杂，由于LDD区域的方块电阻相对于高掺杂的漏端来说要大得 多，因此确保了可以在漂移区长度较短的情况下，得到较大的串联电阻， 而无需增大晶体管所占的面积，根据实验结果可知，对于实现同样大小的 串联电阻，本发明所需定义的漂移区长度是现有工艺的一半以上，因此本 发明所述方法从很大程度上节约了晶体管的面积；另外，由于LDD结的击 穿电压低于漏端，且本发明所述晶体管使得触发电压由LDD结决定，因此 很好地起到了降低触发电压的目的，而无需任何额外的ESD光刻版和ESD 离子注入，由此简化了工艺，节约了成本。
下面结合附图与具体实施方式
对本发明作进一步详细的说明 图1为按现有工艺制成的ESD栅接地丽OS晶体管的剖面结构图； 图2为按现有工艺制成的ESD栅接地丽OS晶体管的平面结构图；图3为根据本发明所述ESD栅接地NM0S晶体管制造方法的一个实施 例的流程示意图4a-4e为依据图3制造ESD栅接地丽0S晶体管过程中的剖面结构
图5为依据本发明所述方法制成的ESD栅接地丽0S晶体管的平面结 构图。
具体实施例方式
在一个实施例中，如图3所示，本发明所述ESD栅接地丽OS晶体管
制造方法包括以下步骤
第一步，在硅衬底上进行选择性P型沟道离子注入。
第二步，在硅衬底顶部生长一层栅氧化层，然后在所述栅氧化层的上
面淀积一层多晶硅栅。
第三步，使用公知的光刻技术，对所述多晶硅栅进行刻蚀，形成器件 的栅极，这时的剖面结构如图4a所示。
第四步，在硅衬底上进行选择性低剂量LDD (Lightly Doped Drain, 轻度掺杂漏极)N型离子注入，形成轻掺杂LDD区域，其中所注入的离子 的剂量范围为E13 E14cm—2。
第五步，在所述栅极的两侧形成氮化硅侧墙。
上述步骤对于本领域技术人员来说，都属于常规工艺，因此此处不作 详细描述。
第六步，根据所要实现的晶体管串联电阻和击穿电压的大小，在N+源漏离子注入光刻版中定义漂移区的位置，然后如图4b所示，利用光刻 胶遮挡漂移区，然后对硅片进行N+源漏离子注入，所注入离子的剂量范 围为2E15 5E15 cm2，从而形成晶体管的源漏区域，这时所形成的晶体 管漏端与栅极边缘之间的区域即为漂移区，然后去除光刻胶，这时的剖面 结构如图4c所示。通过该步骤，使得在晶体管漏端和栅极边缘之间的区 域只有轻掺杂漏(LDD)区域，而没有高剂量的漏掺杂，由于LDD区域的 方块电阻相对于高掺杂的漏端来说要大得多，因此确保了可以在漂移区长 度较短的情况下，得到较大的串联电阻，而无需增大晶体管所占的面积， 因此从一定程度上节约了晶体管的面积(根据实验结果可知，对于实现同 样大小的串联电阻，本发明所需定义的漂移区长度是现有工艺的一半以 上)；另外，由于LDD结的击穿电压低于漏端，因此可以很好地起到降低 触发电压的目的，从而不再需要任何额外的ESD光刻版和ESD离子注入， 从而简化了工艺，节约了成本。
第七步，在硅片上淀积一层金属硅化物阻挡层，例如当所述金属硅化 物为氧化硅时，所淀积的厚度范围为300 1000埃，然后使用公知的光刻 技术对所述金属硅化物阻挡层进行刻蚀，从而使得仅在所述漂移区的上面 保留有金属硅化物阻挡层，这时的剖面结构如图4d所示。
第八步，在硅片上淀积一层金属硅化物(如50 150埃的钴)，并对 所述硅化物进行合金化，最终所形成的丽OS晶体管的剖面结构如图4e 所示，而其平面结构则如图5所示。
当然，本发明所述制造高压PMOS晶体管的方法并不仅限于上述实施 例，只要遵循如下基本原理即用轻掺杂的LDD区域来实现漂移区，本领域一般技术人员应该还可以实现其他替换例，而并不会超出本发明的要求 保护范围。
权利要求
1、一种ESD栅接地NMOS晶体管制造方法，其特征在于，包括形成栅极的工序；硅衬底上进行选择性N型离子注入形成LDD区域的工序；在所述栅极两侧形成侧墙的工序；在N+源漏离子注入光刻版中定义漂移区的位置，然后利用光刻胶遮挡所述漂移区，对硅片进行N+源漏离子注入的工序。
2、 根据权利要求1所述ESD栅接地丽0S晶体管制造方法，其特征在于， 所述形成LDD区域的工序中所注入离子的剂量范围为E13 E14 cm—2。
3、 根据权利要求l或2所述ESD栅接地丽OS晶体管制造方法，其特征在 于，在所述对硅片进行N+源漏离子注入的工序中，所注入离子的剂量范围 为2E15 5E15 cm—2。
全文摘要
本发明公开了一种ESD栅接地NMOS晶体管制造方法，通过光刻版使得ESD晶体管的漏端与栅极边缘相隔一定的距离，并且使得在漏端和栅极之间的区域(即漂移区)只有轻掺杂源漏(LDD)区域，而没有高剂量的漏掺杂，由于LDD区域的方块电阻相对于高掺杂的漏端来说要大得多，因此确保了可以在漂移区长度较短的情况下，得到较大的串联电阻，而无需增大晶体管所占的面积，从而节约了晶体管的面积；另外，由于LDD结的击穿电压低于漏端，且本发明所述晶体管使得触发电压由LDD结决定，因此很好地起到了降低触发电压的目的，而无需任何额外的ESD光刻版和ESD离子注入，由此简化了工艺，节约了成本。
文档编号H01L21/336GK101452851SQ20071009438
公开日2009年6月10日 申请日期2007年12月6日 优先权日2007年12月6日
发明者钱文生 申请人:上海华虹Nec电子有限公司