专利名称：形成半导体器件的金属前介电质层的方法
技术领域：
本发明涉及形成半导体器件的金属前介电质层的方法。
背景技术：
半导体制造的方面己经集中在提供高集成半导体器件。这类半导体器件可 包括电路上的金属布线，该金属布线具有微线宽度，因而线之间的距离也变小。 为了减小器件的尺寸，需要多层布线结构。多层布线需要金属前介电质(PMD) 层，用于在金属线之间提供电绝缘。
可通过使用等离子体增强化学气相沉积(PE-CVD)方法沉积未掺杂的硅 玻璃、TEOS或氮化硅(SiH4)来形成用于在金属布线之间提供电绝缘的PMD 层。也可选择通过使用高密度等离子体(HDPCVD)方法沉积氧化硅(Si02) 来形成PMD层。然后使用CMP工艺抛光PMD层。
如在实例图1A中所示，可在硅半导体衬底10中形成限定有源区和非有 源区的隔离层12。可通过蚀刻半导体衬底IO至预定深度以形成沟槽来形成隔 离层12。该沟槽可以用绝缘材料填充，例如HDP氧化层。然后使用CMP工 艺抛光该绝缘材料，以形成浅沟槽隔离(STI)型隔离层12。
可在其内形成隔离层12的半导体衬底10的整个最上表面上和/或上方沉 积约100A厚度的由SiO2构成的绝缘层。可在绝缘层上和/或上方沉积约3000A
厚度的由其中掺杂了杂质的掺杂多晶硅构成的栅导电层。该栅导电层可由锗硅 (SiGe)、钴(Co)、钨(W)、钛(TO 、镍(Ni)、钽(Ta)、氮化钛(TiN)、 氮化钽(TaN)和氮化钨(WN)、或其组合和掺杂多晶硅中的至少一个构成。 执行光刻工艺以形成光刻胶图案，其限定了栅导电层中的栅极区域。可在 由图案暴露的栅导电层上执行诸如反应离子蚀刻(RIE)的干蚀刻，因而形成
栅极16。也可在下面的绝缘层上执行干蚀刻，以形成栅绝缘层14。然后可使 用灰化工艺移除光刻胶图案。
可通过使用栅极16作为离子注入掩模，执行使用低浓度n型掺杂剂的低 浓度离子注入工艺，因而形成轻掺杂漏(LDD)区。
可在半导体衬底10的整个最上表面的上方沉积由SiN和SiON中的至少 一个构成的绝缘材料。可在绝缘材料上执行例如RIE的干蚀刻，以在栅极16 的侧壁上形成一对衬垫(spacer) 18。
可通过使用栅极16和衬垫18作为离子注入掩模，执行使用低浓度n型掺 杂剂的高浓度离子注入工艺，因而形成源极/漏极区域20。
如在实例图IB中所示，在所生成的半导体衬底结构的整个表面上和/或上 方沉积约300至500A之间厚度的由SiN构成的蚀刻停止层22，，在所生成的 半导体衬底结构中形成包括栅极16和源极/漏极区域20的MOS晶体管。蚀刻 停止层22可用来在执行后来的工艺时保护下面的MOS晶体管以防止活动离 子、水分等的渗透，也可用来在接触形成工艺中利用高蚀刻选择性停止蚀刻。
可在蚀刻停止层22上和/或上方沉积约7000A或更多厚度的包括第一 PMD层24的绝缘层。第一 PMD层24可由具有良好填缝特性的OrTEOS氧 化层、BPSG绝缘层和HDP CVD氧化层中的至少一个构成。第一 PMD层24 可用来填充下面的半导体器件之间的间隔。
如实例图1C所示，在第一 PMD层24上执行CMP工艺，以抛光其表面， 生成抛光后的PMD层24a。其后，可在抛光后的第一PMD层24a上和/或上 方沉积1000到2000A之间厚度的由TEOS氧化层构成的第二 PMD26。第二 PMD层26可用来加工处理(cure)由第一 PMD层24的CMP工艺退化而成 的绝缘层的表面。
如实例图1D所示，可在第二PMD26上执行光刻工艺，因而形成限定接 触区域的光刻图案。可在由光刻胶图案暴露的蚀刻停止层22、第一 PMD层 24a和第二PMD层26上执行干蚀刻，以形成多个接触孔28，其暴露了源极/ 漏极区域20的最上表面。然后通过灰化工艺移除光刻胶图案。在使用干蚀刻 形成接触孔28之后，附图标记22a、 24b和26a分别指代蚀刻停止层、第一 PMD层和第二PMD层。
如实例图1E所示，可沉积导电层，以填充接触孔28。可使用CMP工艺
移除在第二 PMD层26a的表面上和/或上方的导电层，以形成多个接触30， 该接触30垂直地电连接到源极/漏极区域20。组成接触30的导电层可由掺杂 多晶硅、钨(W)等构成。
在半导体器件的PMD层的形成工艺中，如果在薄PMD中形成接触孔， 可沉积钨(W)，并可执行钨CMP，则在对准标记图案区域"A"可能发生腐 蚀。这是由于根据器件特性，例如PMD的绝缘层的厚度不够厚。如果不能够 识别对准标记图案区域"A"，就不能进一歩执行工艺。
发明内容
本发明的实施方式涉及一种使用化学机械抛光(CMP)工艺形成半导体 器件的金属前介电质(PMD)层的方法，其适用于容易地识别对准标记。
本发明的实施方式涉及一种形成半导体器件的PMD层的方法，该方法通 过在半导体划线通道(scribe lane)的有源区中预先形成多晶硅对准标记图案， 能够减小或消除由于CMP导致的对准标记腐蚀。
本发明的实施方式涉及一种形成半导体器件的方法，在该方法中，虽然执 行CMP工艺，但通过在半导体器件的STI区域形成对准标记图案，能够容易 地识别对准标记图案。
根据本发明的实施方式，在半导体器件中形成PMD层的方法可包括以下 步骤中的至少一个提供具有半导体器件的半导体衬底；在半导体衬底上方形 成蚀刻停止层；在半导体衬底划线通道的有源区中，在蚀刻停止层上方形成由 多晶硅构成的多个对准标记图案；在包括蚀刻停止层和对准标记图案的半导体 衬底上方形成第一 PMD层；在包括第一 PMD层的半导体衬底上方形成第二 PMD层；然后靠着多个对准标记图案的侧壁形成多个接触。
根据本发明的实施方式，半导体器件的方法可包括以下步骤中的至少一 个提供具有半导体器件的半导体衬底；在半导体衬底中形成至少一个STI 型隔离层；然后在STI隔离层中形成对准标记图案区域。
根据本发明的实施方式，半导体器件可包括形成在半导体衬底中的STI 隔离区，在半导体衬底中形成半导体器件；至少一个PMD层，形成在包括至 少一个STI隔离层的半导体衬底的上方；和对准标记区域，包含形成STI隔离 区的半导体衬底划线通道的有源区。
实例图1A至1E示出了在半导体器件中形成PMD层和接触的方法。 实例图2A至图3E示出了根据本发明的实施方式在半导体器件中形成 PMD层和接触的方法。
具体实施例方式
根据实例图2A，可在硅半导体衬底100中形成限定了有源区和非有源区 的多个隔离层102。可通过蚀刻半导体衬底100至预定深度以形成沟槽来形成 隔离层102。该沟槽可以用诸如HDP氧化层的绝缘材料填缝。使用CMP工艺 抛光该绝缘材料，以形成STI型隔离层102。
可在包括隔离层102的半导体衬底100的整个最上表面上和/或上方沉积 约100A厚度的绝缘层，例如SK)2。可在绝缘层上和/或上方沉积约3000A厚 度的由掺杂多晶硅构成的栅导电层。该栅导电层可由掺杂多晶硅、SiGe、 Co、 W、 Ti、 Ni、 Ta、 TiN、 TaN、 WN及其任何组合中的至少一个构成。
执行光刻工艺以形成限定栅导电层中的栅极区域的光刻胶图案。可在由图 案暴露的栅导电层上执行诸如RIE的干蚀刻，因而形成栅极106。也可在下面 的绝缘层上执行干蚀刻，以形成栅绝缘层104。可使用灰化工艺移除光刻胶图
可通过使用栅极106作为离子注入掩模，执行使用低浓度n型掺杂剂的低 浓度离子注入工艺，来形成LDD区域。
可在半导体衬底100的整个最上表面上和/或上方沉积由SiN和SiON中 的至少一个构成的绝缘材料。可在绝缘材料上执行例如RIE的干蚀刻，以在栅 极106的侧壁上形成多个衬垫108。
可通过使用栅极106和衬垫108作为离子注入掩模，执行使用低浓度n 型掺杂剂的高浓度离子注入工艺，来形成与栅极106相邻的源极/漏极区域 110。
如在实例图2B中所示，可在包括栅极106和源极/漏极区域110的半导体 衬底结构的整个表面上和/或上方沉积约300至500A之间厚度的蚀刻停止层 112。蚀刻停止层112可由SiN构成，并可用来在执行后来的工艺时保护下面
的半导体器件以防止活动离子、水分等的渗透，也可用来在接触形成工艺中理 由高蚀刻选择性停止蚀刻。
在半导体衬底100的有源区中，在蚀刻停止层112上和/或上方形成多个 对准标记形状的多晶硅图案114。在对准标记结构中形成多晶硅图案114有利 于减少可能在后来的CMP工艺中发生对准标记图案区域腐蚀。实质上，由于 多晶硅图案114可具有比后来的第一PMD层相对较低的移除速率，这能够减 小对准标记图案的腐蚀。
在形成多晶硅图案之后，可在包括多晶硅图案114的蚀刻停止层112上和 /或上方厚沉积约7000A或更多厚度的诸如第一 PMD层116的绝缘层。第一 PMD层116可由具有良好填缝特性的材料构成，例如03-TEOS氧化层、BPSG 绝缘层和HDP CVD氧化层中的至少一个。第一PMD层116可用来填缝下面 的半导体器件之间的间隔。
如实例图2C所示，在第一 PMD层116上执行CMP工艺，以抛光其表面， 生成抛光的第一 PMD层116a。可在抛光的第一 PMD层116a上和/或上方沉 积1000到2000A之间厚度的第二PMD层118。第二 PMD层118可由TEOS 氧化层构成。第二 PMD层118可用来加工处理由第一 PMD层116的CMP工 艺退化而成的绝缘层的表面。
如实例图2D所示，可在第二 PMD层118上执行光刻工艺，以形成限定 接触区域的光刻图案。可在由光刻胶图案暴露的第二PMD层118、抛光的第 一PMD层116a和蚀刻停止层112上执行干蚀刻，以形成暴露半导体衬底100 的最上表面的多个接触孔120。然后通过灰化工艺移除光刻胶图案。在使用干 蚀刻形成接触孔120之后，附图标记116b和118a分别指代第一PMD层和第 二 PMD层。
如实例图2E所示，可沉积导电层，以填充接触孔120。可通过使用CMP 工艺移除部分导电层来形成多个接触130， g卩，接触130垂直设置在对准标记 图案114的上方。接触130可垂直连接到源极/漏极区域110和STI型隔离层 102。包含接触130的导电层可由已掺杂了诸如钨(W)等杂质的多晶硅构成。 由于预先形成对准标记形状的多晶硅图案114，且其具有比第一PMD层 116相对较低的移除速率，所以尽管执行CMP工艺，但是对准标记图案区域 "B"几乎不被多晶硅图案114腐蚀。
根据实例图3A，可在硅半导体衬底200中形成限定有源区和非有源区的 多个隔离层202。可通过蚀刻半导体衬底200至预定深度以在其中形成沟槽来 形成隔离层202。该沟槽可以用诸如HDP氧化层的绝缘材料填充。使用CMP 工艺抛光该绝缘材料，以形成STI型隔离层202。
可在包括隔离层202的半导体衬底200的整个最上表面[:和/或上方沉积 例如的Si02绝缘层。该绝缘层具有约100 A的厚度。可在绝缘层h和/或上方 沉积由掺杂多晶硅构成的栅导电层。该栅导电层具有约3000A的厚度，并可 由SiGe、 Co、 W、 Ti、 Ni、 Ta、 TiN、 TaN、 WN、其组合以及掺杂多晶硅中 的至少一个构成。
执行光刻工艺以形成限定栅导电层中的栅极区域的光刻胶图案。可在由光 刻胶图案暴露的栅导电层上执行诸如RIE的干蚀刻，因而形成栅极206。也可 在下面的绝缘层上执行干蚀刻，以形成栅绝缘层204。然后可使用灰化工艺移 除光刻胶图案。
可通过使用栅极206作为离子注入掩模，执行使用低浓度n型掺杂剂的低 浓度离子注入工艺，因而形成LDD区域。
可在半导体衬底200的整个最上表面上和/或上方沉积由SiN和SiON中 的至少一个构成的绝缘材料。可在绝缘材料上执行例如RIE的干蚀刻，以在栅 极206的侧壁上形成多个衬垫208。
可通过使用栅极206和衬垫208作为离子注入掩模，执行使用低浓度n 型掺杂剂的高浓度离子注入工艺，来形成源极/漏极区域210。
如在实例图3B中所示，可在具有MOS晶体管的半导体衬底200上形成 蚀刻停止层212，该MOS晶体管包括栅极206、衬垫208和源极/漏极区域210。 蚀刻停止层212可由约300至500A之间厚度的SiN构成。蚀刻停止层212可 用来在执行后来的工艺时保护下面的半导体器件以防止活动离子、水分等的渗 透，也可用来在接触形成工艺中利用高蚀刻选择性停止蚀刻。
在包括蚀刻停止层212的半导体衬底200上和/或上方形成绝缘层、第一 PMD层214。第一 PMD层214可由具有良好填缝特性的材料构成，例如 03-TEOS氧化物、BPSG绝缘材料和HDP CVD氧化物中的至少一个。第一PMD 层214可具有7000 A或更多的厚度。第一 PMD层214可用来填充下面的半 导体器件之间的间隔。
如实例图3C所示，在第一PMD层214上执行CMP工艺，以获得抛光的 第一 PMD层214b。可在抛光的第一 PMD层214b上和/或上方沉积第二 PMD 层216。第二 PMD层216可由TEOS氧化层构成。第二 PMD层216可用来加 工处理由第一 PMD层214的CMP工艺退化而成的绝缘层的表面。
如实例图3D所示，可在第二PMD层216上执行光刻工艺，以形成限定 接触区域的光刻图案。可在由光刻胶图案暴露的第二PMD层216、第一PMD 层214b和蚀刻停止层212上执行干蚀刻，以形成多个接触孔220，通过接触 孔220暴露了 STI型隔离层202和源极/漏极区域210的最上表面。然后通过 灰化工艺移除光刻胶图案。在使用干蚀刻形成接触孔220之后，附图标记212a、 214b和216a分别指代蚀刻停止层、第一PMD层和第二PMD层。为了形成后 来的对准标记图案，可在多个STI型隔离层202中的一个之内形成接触孔220。
如实例图3E所示，可沉积导电层，以填充接触孔220。可通过使用CMP 工艺移除部分导电层来形成多个接触230，即，接触230设置在第一PMD层 214b的最上表面的上方。接触230可垂直连接到源极/漏极区域210和STI型 隔离层202。包含接触230的导电层可由掺杂了例如钨的金属杂质的多晶硅构 成。从而，可在STI型隔离层202区域中形成对准标记图案"C"。
根据本发明的实施方式，由于可在STI区域中形成对准标记图案，其组成 划线通道的有源区，有利于识别对准标记。由于有源区的对准标记图案可由例 如多晶硅的材料构成，所以可防止由后来的CMP工艺导致对准标记图案腐蚀。
虽然在此描述了本发明的实施方式，应该理解的是，由本领域的技术人员 做出的许多其他修改和实施方式也在本发明原理的精神和范围之内。更特别 的，在本发明的范围、附图和所附权利要求书之内，独立的合并排列的部件和 /或排列可能有多种改变和修改。除了在部件和/或排列中的改变和修改，选择 使用对于本领域的技术人员也是显而易见的。
权利要求
1、一种方法，包含提供具有半导体器件的半导体衬底；在所述半导体衬底上方形成蚀刻停止层；在所述半导体衬底划线通道的有源区中，在所述蚀刻停止层上方形成由多晶硅构成的多个对准标记图案；在包括所述蚀刻停止层和所述对准标记图案的所述半导体衬底上方形成第一PMD层；在包括所述第一PMD层的所述半导体衬底上方形成第二PMD层；然后靠着所述多个对准标记图案的侧壁形成多个接触。
2、 根据权利要求1所述的方法，其特征在于，形成所述蚀刻停止层包含 在所述半导体衬底上方沉积具有300至500A之间厚度的SiN层。
3、 根据权利要求1所述的方法，其特征在于，形成所述第一PMD层包在包括所述第一 PMD层的所述半导体衬底上方沉积具有1000到2000A 之间厚度的TEOS氧化层。
4、 根据权利要求1所述的方法，其特征在于，所述多个对准标记图案具 有的移除速率比所述第一 PMD层和所述第二 PMD层的移除速率更低。
5、 一种方法，包含 提供具有半导体器件的半导体衬底； 在所述半导体衬底中形成至少一个STI型隔离层；然后， 在所述STI型隔离层中形成对准标记图案区域。
6、 根据权利要求5所述的方法，其特征在于，形成所述对准标记图案包含在包括所述至少一个STI型隔离层的所述半导体衬底上方形成蚀刻停止层；在包括所述蚀刻停止层的所述半导体衬底上方形成绝缘层；抛光所述第一绝缘层；在所述第一绝缘层上方形成氧化层；形成限定接触区域的光刻胶图案； 在所述至少一个STI型隔离层中形成多个接触孔；移除所述光刻胶图案；然后 在所述多个接触孔的每个接触孔中形成接触。
7、 根据权利要求6所述的方法，其特征在于，所述蚀刻停止层包括SiN。
8、 根据权利要求7所述的方法，其特征在于，所述蚀刻停止层具有300至500A之间的厚度。
9、 根据权利要求6所述的方法，其特征在于，所述绝缘层具有约7000A或更多的厚度。
10、 根据权利要求9所述的方法，其特征在于，使用CMP工艺抛光所述绝缘层。
11、 根据权利要求10所述的方法，其特征在于，所述绝缘层包括金属前介电质材料。
12、 根据权利要求11所述的方法，其特征在于，所述金属前介电质材料包含03-TEOS氧化物、BPSG绝缘材料和HDP CVD氧化物中的至少一个。
13、 根据权利要求6所述的方法，其特征在于，所述氧化层包括金属前介电质材料。
14、 根据权利要求13所述的方法，其特征在于，所述金属前介电质材料包含TEOS氧化物。
15、 根据权利要求6所述的方法，其特征在于，形成所述光刻胶包含在氧化层上执行光刻工艺。
16、 根据权利要求6所述的方法，其特征在于，形成所述多个接触孔包含在所述蚀刻停止层、所述绝缘层和所述氧化层上执行干蚀刻。
17、 根据权利要求6所述的方法，其特征在于，形成所述接触包含填充在所述多个接触孔的每个接触孔中的导电层。
18、 根据权利要求17所述的方法，其特征在于，所述导电层包括掺杂有金属杂质的多晶硅材料。
19、 根据权利要求18所述的方法，其特征在于，所述多晶硅材料掺杂有钨杂质。
20、 一种器件，包含形成在半导体衬底中的STI隔离区，在所述半导体衬底中形成半导体器件；至少一个PMD层，形成在包括至少一个STI隔离层的所述半导体衬底上方；以及形成在所述STI隔离区中的由多晶硅构成的对准标记区域。
全文摘要
本发明涉及使用化学机械抛光(CMP)工艺形成半导体器件的金属前介电质(PMD)层的方法，其适用于容易地识别对准标记。这种方法通过在半导体划线通道的有源区中预先形成多晶硅对准标记图案，能够减小或消除由于CMP导致的对准标记的腐蚀。
文档编号H01L21/00GK101202214SQ20071019851
公开日2008年6月18日 申请日期2007年12月11日 优先权日2006年12月11日
发明者文相台 申请人:东部高科股份有限公司