金属前介质层形成方法及其结构的制作方法

专利名称：金属前介质层形成方法及其结构的制作方法
技术领域：
本发明涉及集成电路制造技术领域，特别涉及一种金属前介质层形成方 法及其结构。
背景技术：
金属前介质层(Pre-Metal Dielectric, PMD )作为器件和互连金属层间 的隔离层以及使器件免受杂质粒子污染的保护层，其膜层沉积效果的好坏直 接影响器件的性能。
随着半导体器件尺寸的逐渐减小，PMD层沉积时所要填充的线缝宽度也越 来越小，深宽比越来越大，填孔能力成为PMD层沉积工艺的优化目标。现有工 艺中通常选用高密度等离子体化学气相沉积(HDPCVD)和次大气压化学气相 沉积(SACVD)工艺形成PMD层，所用PMD层材料包括^旦不限于磷硅玻璃(PSG ) 及硼磷硅玻璃(BPSG)。实践表明，HDP-PMD薄膜具有沉积速度快、薄膜致 密以及均匀性好等一系列优点。但为保证HDP-PMD薄膜的沉积效果，必需严 格控制其沉积-刻蚀速率比。
考虑到，HDPCVD工艺反应室内压力在10mTorr(毫托，千分之一毫米汞柱) 以下，而传统的SACVD工艺反应室内压力在200-600Torr之间，相比而言，分 子的平均自由程更小，填孔能力更强，导致SA-PMD薄膜表现出更为优越的填 孔能力，除此之外，传统的SACVD采用热降解的工艺，没有使用射频产生的等 离子体，还可避免等离子体引起的器件损伤。但随着集成电路临界尺寸进入 65纳米甚至更小尺寸后，对PMD层的沉积工艺，传统的SA-PMD也无能为力。
近来，伴随着器件密集程度和工艺复杂程度的不断增加，由膜层应力引 发的器件性能受损的比例逐渐增高，导致膜层应力问题日渐引起业界的重视。 如何提供一种既能保证PMD层填孔质量、又能改善由膜层应力引发的器件性能 受损状况的PMD沉积方法，成为本领域技术人员亟待解决的问题。
申请号为03151024. 8的中国专利申请中提供的一种多沉积步骤的高密度 等离子体化学气相沉积方法，该方法通过至少二次高密度等离子体化学气相 沉积步骤，且保证每一沉积步骤的沉积-刻蚀速率比(D/S值)不同，其第一 D/S值范围为7-20,第二D/S值范围为2. 5--8，以在带有线缝的半导体基底上沉 积薄膜并无孔洞地填充该线缝。
然而，实际生产过程中，应用该方法虽可解决线缝填充问题，但无法解 决膜层应力问题。
专利号为CN1242466C的中国专利中提供了一种降低浅沟槽隔离侧壁氧化 层应力与侵蚀的方法，该方法至少包括下列步骤提供一底材，所述底材具 有一的第一介电层于及一覆盖所述第一介电层的第二介电层；形成一沟槽进 入所述底材；形成一侧壁氧化层于所述沟槽的侧壁与底部；以一介电材料填 满所述沟槽；及执行一现场蒸汽发生制程以再氧化所述侧壁氧化层，所述现 场蒸汽发生制程至少包括引入氧与氢氧根.。
显然，该方法虽提供了可减小膜层应力的技术提示，但却无法解决线缝 填充问题。同时，所述技术提示与上述可解决填充间隙问题的技术方案的简 单组合，即在多沉积步骤的高密度等离子体化学气相沉积后，再执行一现场 蒸汽发生制程，理论上可提供既能保证线缝填充质量、又能减小膜层应力的 膜层沉积方法，但却不适用于PMD沉积工艺，因为所述现场蒸汽发生制程所需 温度为700-1200摄氏度，如此高温会对已形成的器件的性能造成不良影响。

发明内容
本发明提供了一种金属前介质层形成方法，用以形成无沉积孔洞产生且
通过改变器件内应力状态以改善器件性能的PMD层；本发明还提供了一种金
属前介质层结构，其内部无孔洞产生。
本发明提供的一种金属前介质层形成方法，包括 在半导体衬底上形成金属前介质层沉积基底；
在所述沉积基底上利用第一 CVD方法沉积第一金属前介质层； 在所述第一金属前介质层上利用第二 CVD方法沉积第二金属前介质层。 所述第一 CVD方法为HARP SACVD;所述HARP SACVD设备型号为AMAT Producer SE;所述第一金属前介质层材料为无掺杂玻璃；所述第一金属前介 质层厚度范围为10 ~ 100纳米;所述第二CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD工艺中的一种；所述第二金属前介质层材料包括但不限于二 氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃或具有低介电常数材 料中的一种或其组合。所述具有低介电常数材料包括但不限于黑钻石或 coral。
本发明提供的一种金属前介质层结构，所述金属前介质层内无沉积孔洞
产生，所述金属前介质层包含顺此沉积的第 一金属前介质层及第二金属前介 质层。
所述第 一金属前介质层材料为无掺杂玻璃:所述第 一金属前介质层厚度范
围为10-100纳米；所述第二金属前介质层材料包括但不限于二氧化硅、磷
硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃或具有低介电常数材料中的一种 或其组合。
本发明提供的一种膜层形成方法，包括
在半导体衬底上形成膜层沉积基底；
在所述沉积基底上利用第一 CVD方法沉积第一膜层；
在所述第一膜层上利用第二CVD方法沉积第二膜层。
所述第一 CVD方法为HARP SACVD;所述HARP SACVD设备型号为扁AT Producer SE;所述第一膜层材料为无掺杂玻璃；所述第一膜层厚度范围为10 ~ 100纳米；所述第二CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD工 艺中的一种；所述第二膜层材料包括但不限于二氧化硅、磷硅玻璃、硼硅玻璃、
硼磷硅玻璃、氟硅玻璃或具有低介电常数材料中的一种或其组合。
本发明提供的一种膜层结构，所述膜层内无沉积孔洞产生，所述膜层包
含顺此沉积的第 一膜层及第二膜层。
所述第一膜层材料为无掺杂玻璃；所述第一膜层厚度范围为10-100纳
米；所述第二膜层材料包括但不限于二氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅
玻璃、氟硅玻璃或具有低介电常数材料中的一种或其组合。
与现有技术相比，本发明具有以下优点
1. 利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合的方法，可 形成无孔洞的PMD层，进而增强器件的可靠性；
2. 利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合代替HARP SACVD，可在形成无孔洞的PMD层的同时，将产能提高高于一倍；
3. 通过采用USG和复合介质材料组成的双层结构替代现有的由复合介质 材料构成的单层结构，可实现无孔洞的PMD层沉积；通过采用USG和复合介质 材料组成的双层结构替代由USG构成的单层结构，可有效防止制程中Na (钠) 离子的扩散；
4. 首先利用HARP SACVD形成USG层，继而利用HDPCVD或PECVD等传统工艺 形成复合介质材料层，形成USG和复合介质材料组成的双层结构时，所述利用 HARP SACVD形成的USG层可作为后续HDPCVD或PECVD等等离子体沉积工艺的阻 挡层，有利于减少后续等离子体沉积工艺造成的器件损伤；
5. 应用HARP SACVD形成的膜层的应力为拉应力，而应用HDPCVD、 SACVD 或PECVD等传统工艺形成的膜层的应力为压应力，两种应力类型相反，总体表 现为采用USG层和复合介质材料组成的双层结构综合了对器件的总体应力影 响，有利于器件性能的改善；
6. 通过控制应用HARP SACVD形成的膜层的厚度与应用HDPCVD、 SACVD或 PECVD等传统工艺形成的膜层的厚度的比值，可灵活调整沉积后PMD层内的膜 层应力值；
7. 利用HARPSACVD工艺沉积第一介质层，以降低后续制程的线缝深宽比， 继而应用HDPCVD、 SACVD或PECVD等传统工艺沉积第二介质层，以完成介质层 的沉积，可保证后续工艺与现有工艺相同，使得可将为实现工艺优化而对现 有工艺进行的改变降至最低，降低研发成本。


图1A ~ 1C为说明本发明第一实施例的沉积PMD层的流程示意图2A 2C为说明本发明第二实施例的沉积STI层的流程示意图3A~ 3C为说明本发明第三实施例的单镶嵌制程中沉积介质层的流程示 意图。
具体实施例方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的 优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实 现本发明的有利效果。因此，下列的描迟应当被理解为对于本领域技术人员 的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述 公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认 为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定
目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实 施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于具
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明 和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常 简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实 施例的目的。
在本文件中，术语"线缝，，表示芯片内同层材料图形间的隔离区域，并可与术语"缝隙"或"间隙，，互换；术语"孔洞，，表示线缝填充后形成的材 料内的隔离区域，并可与术语"空洞"或"空隙"互换。
应用本发明提供的方法形成无沉积孔洞产生且通过改变器件内应力状态 以改善器件性能的金属前介质层的步骤包括在半导体衬底上形成金属前介 质层沉积基底；在所述沉积基底上利用第一 CVD方法沉积第一金属前介质层； 在所述第一金属前介质层上利用第二 CVD方法沉积第二金属前介质层。
图1A ~ 1C为说明本发明第 一 实施例的沉积PMD层的流程示意图，如图所 示，应用本发明提供的方法填充金属前介质层的具体步骤包括
首先，如图1A所示，在半导体衬底10上形成金属前介质层沉积基底20。
所述沉积基底包含器件区和非器件区，栅极结构30形成于所述器件区表 面，所述栅极结构间具有线缝40。所述栅极结构30包含栅极33、环绕栅极的 侧墙32以及覆盖所述栅极和侧墙的阻挡层31。所述栅极结构30还包含栅氧化 层13。
所述栅极优选地由多晶硅构成，或由多晶硅与金属硅化物等材料组合而 成；所述金属硅化物包含硅化钩(WSi)或硅化钛(TiSi2)等材料中的一种； 所述側墙材料优选地由二氧化硅(Si02)构成；所述侧墙利用沉积-反刻工艺 形成；所述沉积工艺选用化学气相淀积；所述刻蚀工艺选为等离子体刻蚀。 所述阻挡层材料优选地由氮化硅(Si3N4)构成；所述阻挡层利用化学气相淀 积工艺形成。
所述栅极结构的形成方法可采用任何传统的方法，涉及的技术方案在任何情况下均未被视作本发明的组成部分，在此不再赘述。
其次，在所迷沉积基底20上利用第一CVD方法沉积第一金属前介质层50。 所述第一CVD方法选用具有良好的线缝填充能力的CVD方法。对于临界尺寸为65nm或更小工艺节点的CVD制程，所述第一CVD方法选用HARP SACVD ( high
aspect ratio process Sub-Atmospherical CVD ); 所述第一金属前介质层 材料为无掺杂玻璃(Un-D叩ed Silicate Glass, USG );所述形成第一金属 前介质层材料包含第 一反应气体及第二反应气体，所述第 一反应气体包含硅 烷(SiH4)或正硅酸乙酯(TEOS， Si (C2H504))中的一种，所述第二反应气体包
含氧气(02)或臭氧(03)中的一种。
通常，利用HARP SACVD沉积PMD层的方法包含两个步骤所述第一步骤中 采用较高的气体压力和较高的所述第二反应气体浓度以及较低的第 一反应气 体流量，以保证所述基底内线缝的填充效果；所述第二步骤中采用现行的膜 层沉积工艺，以提高产能。
作为示例，所述第一反应气体选用TEOS，所述第二反应气体选用03时，所 述第一步骤中气体压力可为500 - 600Torr,所述03的浓度范围为10°/。 ~ 20%，所 述TEOS流量范围为100 ~ 1000 mgm (毫克/分钟)，优选为400 ~ 600 mgm; 所述第二步骤中气体压力可为100 200Torr，所述03的浓度范围为5°/。 ~ 15%， 所述TEOS流量范围为1000 ~ 10000 mgm(毫克/分钟)，优选为4000 ~ 6000 mgm。
所述第一步骤中HARP SACVD的沉积速率范围为10-20nm/min，所述第二 步骤中HARP SACVD的沉积速率范围为150 200nm/min。
所述HARP SACVD设备型号为AMAT Producer SE。
然而，此HARP SACVD虽然具有优越的填孔能力，但其产能较低，只约为应 用HDPCVD、 SACVD或PECVD等传统工艺产能的一半，若完全应用HARP SACVD替 代现有的HDPCVD、 PECVD或传统的SACVD沉积PMD层，将严重影响产能的输出。
本发明方法的主体思想即是利用HARP SACVD填充所述线缝中具有高深宽 比的区域，继而利用现有的HDPCVD、 PECVD或传统的SACVD工艺完成线缝的填 充。利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合的方法，形成 无孔洞的PMD层，进而增强器件的可靠性。
所述第一金属前介质层厚度根据工艺要求及生产条件确定。所述第一金 属前介质层厚度至少需保证沉积所述第一金属前介质层后，所述PMD层内具有 一定深宽比的线缝可利用现行工艺进行无孔洞填充。
作为本发明的实施例，若所述线缝深宽比为7: 1,且所述现行工艺为 HDPCVD时，如杲现有技术中HDPCVD可实现线缝无孔洞填充的深宽比小于或等 于3: 1,则所述第一金属前介质层厚度至少为所述线缝深度的七分之四，所 述线缝深度为300nm时，所述第一金属前介质层厚度可大于或等于180nm。
所述利用HDPCVD、 SACVD或PECVD等工艺形成膜层的方法可采用任何传统 的方法，涉及的技术方案在任何情况下均未被视作本发明的组成部分，在此 不再赘述。
显然，上述示例中，线缝深宽比及线缝深度为便于说明本发明的具体实 施方式而做出的特殊选择，不应作为对本发明方法实施方式的限定，本领域 技术人员对此作出的任意合理的修改及等同变换不影响本发明方法的实施， 且应包含在本发明的保护范围内。
生产实践中，所述第一金属前介质层厚度范围为10-100ntn，优选为80~ 100腿。
利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合代替HARP SACVD，可在形成无孔洞的PMD层的同时，将产能提高高于一倍。
最后，在所述第一金属前介质层50上利用第二CVD方法形成第二金属前介 质层60。
所述第二CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD。
所述第二金属前介质层材料包括但不限于未掺杂的二氧化硅(Si(U 、磷 硅玻璃(phosphosilicate glass, PSG )、硼硅玻璃(borosi 1 icate ， BSG )、 硼磷硅玻璃(borophosphosilicate ， BPSG)、氟硅玻璃(FSG)或具有低介 电常数材料中的一种或其组合。所述具有低介电常数材料包括但不限于黑钻 石(Black Diamond, BD)或coral等。所述复合材料包含对USG掺杂形成的材 料以及不同掺杂的USG组合而成的材料。
所述第二金属前介质层厚度值与所述第一金属前介质层厚度值之和为符 合产品要求的PMD层厚度值。
通常，USG利用SACVD、 PECVD或HDPCVD的工艺生成；BPSG及FSG则通过SACVD 的方式生成，PSG则利用PECVD或HDPCVD的方式生成；所述具有低介电常数材 料利用PECVD的方式生成。
应力的产生通常是因为两种物质在温度改变后的收缩比不同造成的。 HARP SACVD、传统的SACVD、 HDP以及PECVD都是在400-500摄氏度的条件下在 沉积基底上顺次沉积第一金属前介质层及第二金属前介质层，为描述方便，
将原沉积基底称为第 一沉积基底，将沉积第 一金属前介质层后的沉积基底称 为第二沉积基底。
沉积第一金属前介质层时，当所述第一金属前介质层和所述第一沉积基 底的温度降到常温后，由于所述第 一金属前介质层材料与所述第 一沉积基底 的收缩比不同，在所述第 一金属前介质层和所述第 一沉积基底的内部均产生应力。
当所述第 一金属前介质层材料的收缩比大于所述第 一沉积基底的收缩比
时，所述第一沉积基底内部就会产生压应力(compressive),在所述第一金 属前介质层内部产生相反的拉应力(tensile);反之则会在所述第一沉积基 底内产生拉应力，而在所述第一金属前介质层内部产生压应力。
同理，在所述第二沉积基底上沉积第二金属前介质层时，当所述第二金 属前介质层和所述第二沉积基底的温度降到常温后，由于所述第二金属前介 质层材料与所述第二沉积基底的收缩比不同，在所述第二金属前介质层和所 述第二沉积基底的内部均产生应力。
当所述第二金属前介质层材料的收缩比大于所述第二沉积基底的收缩比 时，所述第二沉积基底内部就会产生压应力(compressive)，在所述第二金 属前介质层内部产生相反的拉应力(tensile);反之则会在所述第二沉积基 底内产生拉应力，而在所述第二金属前介-质层内部产生压应力。
通常，利用PECVD和HDPCVD生成的膜层内部会产生压应力(约-200MPa); 而利用传统的SACVD形成的膜层，会产生绞低的压应力(小于-100MPa);而利 用HARP SACVD生成的膜层，则具有拉应力(约+200MPa)。
所述利用HARP SACVD沉积的膜层之所以会具有与利用现行工艺形成沉积的膜层性质相反的应力，是因为利用HAR:3 SACVD沉积的膜层保留了较多的氢 键，继而在冷却的过程中，膜层内部的氢键因为不稳定而发生相互作用生成 氢气分子并析出，这种附加反应会使膜层产生一定的体积收缩。此收缩与膜 层内因为温差产生的收缩叠加在一起，使得所述第一金属前介质层因温度降 低产生的收缩大于所述第一沉积基底的收缩，于是便会在所述第一金属前介 质层中产生拉应力，在所述第一沉积基底中产生压应力；而后续工艺中应用 HDPCVD、 SACVD或PECVD等传统工艺形成的所述第二金属前介质层中产生压应 力，在所述第二沉积基底中产生拉应力；总体表现为采用HARP SACVD与HDPCVD、SACVD或PECVD等传统工艺组成的复合工艺综合了对器件的总体应力影响，有
利于器件性能的改善。
应用HARP SACVD形成的膜层的应力为拉应力，而应用HDPCVD、 SACVD或 PECVD等传统工艺形成的膜层的应力为压应力，两种应力类型相反，总体表现 为采用USG层和复合介质材料组成的双层结构减小了沉积后PMD层内的膜层应力。
显然，所述膜层具有的应力值与所述膜层厚度有关。进而，通过控制应 用HARP SACVD沉积的所述第一金属前介质层的厚度与应用HDPCVD、 SACVD或 PECVD等传统工艺沉积的所述第二金属前介质层的厚度的比值，可灵活调整沉 积后PMD层内的膜层应力值。
此外，利用HARP SACVD工艺沉积第一金属前介质层，以降低基底内后续 制程的线缝深宽比，继而应用HDPCVD、 SACVD或PECVD等传统工艺沉积第二金 属前介质层，以完成金属前介质层的沉积，可保证后续工艺与现有工艺相同，
如图1C所示，应用本发明提供的方法形成的所述金属前介质层具有双层 结构。所述金属前介质层包含所述第一金属前介质层50及所述第二金属前介 质层60。所述第一金属前介质层材料为USG，所述第一金属前介质层厚度范围 为10~100纳米；所述第二金属前介质层材料为PSG、 BSG、 BPSG、 FSG及具有 低介电常数材料等常用层间介质材料中一种或其组合。
通过采用USG和复合介质材料组成的双层结构替代现有的由复合介质材 料构成的单层结构，可实现无孔洞的PMD层沉积；通过采用USG和复合介质材 料组成的双层结构替代由USG构成的单层结构，可有效防止制程中Na (钠)离 子的扩散。
首先利用HARP SACVD形成USG层，继而利用HDPCVD或PECVD等传统工艺形 成复合介质材料层，形成USG和复合介质材料组成的双层结构时，所述利用 HARP SACVD形成的USG层可作为后续HDPCVD或PECVD等等离子体沉积工艺的阻 挡层，有利于减少后续等离子体沉积工艺造成的器件损伤。
显然，本发明方法不仅限于上述实施方式，作为本发明的第二实施例，
善器件性能:浅沟槽隔离(STI)物填i的步骤包括在i导体衬底上形成一 沟槽；形成一侧壁氧化层于所述沟槽的侧壁与底部；在所述沟槽内利用第一 CVD方法沉积第一介质层；在所述第一介质层上利用第二CVD方法沉积第二介 质层。
图2A ~ 2C为说明本发明第二实施例的沉积STI层的流程示意图，如图所 示，应用本发明提供的方法进行浅沟槽隔离物填充的具体步骤包括
首先，如图2A所示，在半导体衬底上形成沉积基底20,即在半导体衬底 10上形成一沟槽70，并形成一侧壁氧化层71于所述沟槽70的侧壁与底部。
成隔离氧化层及阻挡层的步骤。所述隔离氧化层材料为二氧化硅；所述阻挡 层材料为氮化硅。
所述形成沟槽及侧壁氧化层的方法可采用任何传统的方法，涉及的技术 方案在任何情况下均未被视作本发明的红:成部分，在此不再赘述。
其次，如图2B所示，在所述沟槽70内利用第一CVD方法沉积第一介质层51。
所述第一CVD方法选用具有良好的沟槽填充能力的CVD方法。对于临界尺 寸为65nm或更小工艺节点的CVD制程，所述第一CVD方法选用HARP SACVD (high aspect ratio process Sub-Atmospherical CVD ); 所述第一介质层材料为 无掺杂玻璃(Un-Doped Silicate Glass. USG );所述形成第一介质层的材 料包含第一反应气体及第二反应气体，所述第一反应气体包含硅烷(SiH4)或 正硅酸乙酯(TEOS， Si(CA04))中的一种，所述第二反应气体包含氧气(02) 或臭氧(03)中的一种。
通常，利用HARP SACVD填充STI的方法包含两个步骤所述第一步骤中采 用较高的气体压力和较高的所述第二反应气体浓度以及较低的第 一反应气体 流量，以保证所述基底内线缝的填充效果；所述第二步骤中采用现行的膜层 沉积工艺，以提高产能。
作为示例，所述第一反应气体选用TEOS,所述第二反应气体选用03时，所 述第一步骤中气体压力可为500 - 600Torr,所述03的浓度范围为10% ~ 20°/。，所 述TEOS流量范围为100~ 1000 mgm (毫克/分钟)，优选为200 5Q0 mgm; 所述第二步骤中气体压力可为100 - 200Torr，所述03的浓度范围为5% ~ 15%， 所述TEOS流量范围为1000 ~ 10000 mgm(毫克/分钟)，优选为2000 ~ 5000 mgm。
所述第一步骤中HARP SACVD的沉积速率范围为10 20nm/min,所述第二 步骤中HARP SACVD的沉积速率范围为15 0 ~ 2 0Onm/min。
所述HARP SACVD"i殳备型号为AMAT Producer SE。
然而，此HARP SACVD虽然具有优越的填孔能力，^f旦其产能4交j氐，只约为应 用HDPCVD、 SACVD或PECVD等传统工艺产能的一半，若完全应用HARP SACVD替 代现有的HDPCVD、 PECVD或传统的SACVD填充STI，将严重影响产能的输出。
本发明方法的主体思想即是利用HARP SACVD填充所述沟槽中具有高深宽 比的区域，继而利用现有的HDPCVD、 PECVD或传统的SACVD工艺完成沟槽的填 充。利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合的方法,形成 无孔洞的STI填充，进而增强器件的可靠性。
所述第一介质层厚度根据工艺要求及生产条件确定。所述第一介质层厚 度至少需保证沉积所述第一介质层后，所迷具有一定深宽比的STI可利用现行 工艺进行无孔洞填充。
作为本发明的实施例，若所述沟槽的深宽比为7: 1，且所述现行工艺为 HDPCVD时，如果现有技术中HDPCVD可实现沟槽无孔洞填充的深宽比小于或等 于3: 1,则所述第一金属前介质层厚度至少为所述缝隙深度的七分之四，所 述沟槽深度为300腿时，所述第一金属前介质层厚度可大于或等于180nm。
所述利用HDPCVD、 SACVD或PECVD等工艺形成膜层的方法可采用任何传统 的方法，涉及的技术方案在任何情况下均未被视作本发明的组成部分，在此 不再赘述。
显然，上述示例中，沟槽深宽比及沟槽深度为便于说明本发明的具体实 施方式而做出的特殊选择，不应作为对本发明方法实施方式的限定，本领域 技术人员对此作出的任意合理的修改及等同变换不影响本发明方法的实施， 且应包含在本发明的保护范围内。
生产实践中，所述第一介质层厚度范围为10 100nm，优选为80 100nm。
利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合代替HARP SACVD,可在填充无孔洞的STI的同时，将产能提高高于一倍。
最后，如图2C所示，在所述第一介质层51上利用第二CVD方法形成第二介 质层61。
所述第二CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD。 所述第二介质层材料为未掺杂的二氧化硅(Si02)。 所述第二介质层厚度值与所述第一》、质层厚度值之和为符合产品要求的 STI厚度值。
通常，USG利用SACVD、 PECVD或HDPCVD的工艺生成。
HARP SACVD、传统的SACVD、 HDP以及PECVD都是在400-500摄氏度的条件下在
沉积基底上顺次沉积第一介质层及第二介质层，为描述方便，将原沉积基底 称为第 一沉积基底，将沉积第一介质层后的沉积基底称为第二沉积基底。
沉积第一介质层时，当所述第一介质层和所述第一沉积基底的温度降到 常温后，由于所述第一介质层材料与所述第一沉积基底的收缩比不同，在所 述第一介质层和所述第一沉积基底的内部均产生应力。
当所述第 一介质层材料的收缩比大于所述第 一沉积基底的收缩比时，所 述第一沉积基底内部就会产生压应力(compressive),在所述第一介质层内 部产生相反的拉应力(tensile);反之则会在所述第一沉积基底内产生拉应 力，而在所述第一介质层内部产生压应力。
同理，在所述第二沉积基底上沉积第二介质层时，当所述第二介质层和 所述第二沉积基底的温度降到常温后，由于所述第二介质层材料与所述第二 沉积基底的收缩比不同，在所述第二介质层和所述第二沉积基底的内部均产 生应力。
当所述第二介质层材料的收缩比大于所述第二沉积基底的收缩比时，所 述第二沉积基底内部就会产生压应力(compressive)，在所述第二介质层内 部产生相反的拉应力(tensile);反之则会在所述第二沉积基底内产生拉应 力，而在所述第二介质层内部产生压应力。
通常，利用PECVD和HDPCVD生成的膜层内部会产生压应力(约-200MPa); 而利用传统的SACVD形成的膜层，会产生较低的压应力(小于-lOOMPa);而利 用HARP SACVD生成的膜层,则具有拉应力(约+200MPa)。
所述利用HARP SACVD沉积的膜层之所以会具有与利用现行工艺形成沉积 的膜层性质相反的应力，是因为利用HARP SACVD沉积的膜层保留了较多的氢 键，继而在冷却的过程中，膜层内部的氢键因为不稳定而发生相互作用生成 氢气分子并析出，这种附加反应会使膜层产生一定的体积收缩。此收缩与膜 层内因为温差产生的收缩叠加在一起，使得所述第一介质层因温度降低产生 的收缩大于所述第一沉积基底的收缩，于是便会在所述第一介质层中产生拉 应力，在所述第一沉积基底中产生压应力；而后续工艺中应用HDPCVD、 SACVD 或PECVD等传统工艺形成的所述第二介质层中产生压应力，在所述第二沉积基 底中产生拉应力；总体表现为采用HARP SACVD与HDPCVD、 SACVD或PECVD等传
统工艺组成的复合工艺综合了对器件的总体应力影响，有利于器件性能的改善。
应用HARP SACVD形成的膜层的应力为拉应力，而应用HDPCVD、 SACVD或 PECVD等传统工艺形成的膜层的应力为压应力，两种应力类型相反，总体表现 为采用USG层和复合介质材料组成的双层结构减小了沉积后PMD层内的膜层应力。
显然，所述膜层具有的应力值与所述膜层厚度有关。进而，通过控制应 用HARP SACVD沉积的所述第一介质层的厚度与应用HDPCVD、 SACVD或PECVD等 传统工艺沉积的所述第二介质层的厚度的比值，可灵活调整填充后STI内的膜 层应力值。
此外，利用HARP SACVD工艺沉积第一介质层，以降低后续制程的沟槽深 宽比，继而应用HDPCVD、 SACVD或PECVD等传统工艺沉积第二介质层，以完成 STI的填充，可保证后续工艺与现有工艺相同，使得可将为实现工艺优化而对 现有工艺进行的改变降至最低，降低研发成本。
作为本发明方法的第三实施例，应用本发明4是供的方法形成无沉积孔洞 产生且通过改变器件内应力状态以改善器件性能的单镶嵌制程中沉积介质层 的步骤包括在半导体衬底上形成介质层沉积基底；在所述沉积基底上利用 第一 CVD方法沉积第一介质层；在所述第一介质层上利用第二 CVD方法沉积 第二介质层。
图3A ~ 3C为说明本发明第三实施例的单镶嵌制程中沉积介质层的流程示 意图，应用本发明提供的方法沉积单镶嵌制程中介质层的具体步骤包括
首先，如图3A所示，在半导体衬底上形成沉积基底20,即在前层介质层 8 O表面形成介质层沉积基底。
所述基底包含填充区81和非填充区82,所述填充区用以填充介质层；所 述非填充区内充满金属连线。
所述形成沉积基底的方法可采用任何传统的方法，涉及的技术方案在任 何情况下均未被视作本发明的组成部分，在此不再赘述。
其次，如图3B所示，在所述沉积基底上利用第一CVD方法沉积第一介质层52。
所述第一CVD方法选用具有良好的线缝填充能力的CVD方法。对于临界尺 寸为65mn或更小工艺节点的CVD制程，所述第一CVD方法选用HARP SACVD ( high
aspect ratio process Sub-Atmospherical CVD ); 所述第一介质层材料为 无掺杂玻璃(Un-Doped Silicate Glass, USG);所述形成第一介质层材料 包含第一反应气体及第二反应气体，所述第一反应气体包含硅烷(SiH4)或正 硅酸乙酯(TEOS, Si (C2H504))中的一种，所述第二反应气体包含氧气(02)或 臭氧(03)中的一种。
通常，利用HARP SACVD填充线缝的方法包含两个步骤所述第一步骤中 采用较高的气体压力和较高的所述第二反应气体浓度以及较低的第 一反应气 体流量，以保证所述基底内线缝的填充效果；所述第二步骤中采用现行的膜 层沉积工艺，以提高产能。
作为示例，所述第一反应气体选用TEOS,所述第二反应气体选用03时，所 述第一步骤中气体压力可为500 600Torr:,所述03的浓度范围为10% ~ 20°/。，所 述TEOS流量范围为100 ~ 1000 mgm (毫克/分钟)，优选为100~ 300 mgm; 所述第二步骤中气体压力可为100 200Torr，所述03的浓度范围为5% ~ 15%, 所述TEOS流量范围为1000 ~ 10000 mgm(毫克/分钟)，优选为IOOO ~ 3000 mgm。
所述第一步骤中HARP SACVD的沉积速率范围为10 20nm/min,所述第二 步骤中HARP SACVD的沉积速率范围为15Q 200nm/min。
所述HARP SACVDi殳备型号为AMAT Producer SE。
然而，此HARP SACVD虽然具有优越的填孔能力，但其产能较低，只约为应 用HDPCVD、 SACVD或PECVD等传统工艺产能的一半，若完全应用HARP SACVD替 代现有的HDPCVD、 PECVD或传统的SACVD填充线缝，将严重影响产能的输出。
本发明方法的主体思想即是利用HARP SACVD填充所述线缝中具有高深宽 比的区域，继而利用现有的HDPCVD、 PECVD或传统的SACVD工艺完成线缝的填 充。利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合的方法,形成 无孔洞的线缝填充，进而增强器件的可靠性。
所述第一介质层厚度根据工艺要求及生产条件确定。所述第一介质层厚 度至少需保证沉积所述第一介质层后，所述具有一定深宽比的线缝可利用现 行工艺进行无孔洞填充。
作为本发明的实施例，若所述线缝深宽比为7: 1，且所述现行工艺为 HDPCVD时，如果现有技术中HDPCVD可实现线缝无孔洞填充的深宽比小于或等 于3: 1，则所述第一介质层厚度至少为所述线缝深度的七分之四，所述线缝 深度为300nm时，所述第一介质层厚度可大于或等于180nm。
所述利用HDPCVD、 SACVD或PECVD等工艺形成膜层的方法可采用任何传统 的方法，涉及的技术方案在任何情况下均未被视作本发明的组成部分，在此 不再赘述。
显然，上述示例中，线缝深宽比及线缝深度为便于说明本发明的具体实 施方式而做出的特殊选择，不应作为对本发明方法实施方式的限定，本领域 技术人员对此作出的任意合理的修改及等同变换不影响本发明方法的实施， 且应包含在本发明的保护范围内。
生产实践中，所述第一介质层厚度范围为10 100nm，优选为80 100nm。
利用HARP SACVD与HDPCVD、 SACVD或PECVD等传统工艺结合代替HARP SACVD，可在形成无孔洞的线缝填充的同时，将产能提高高于一倍。
最后，如图3C所示，在所述第一介质层52上利用第二CVD方法形成第二介 质层62。
所述第二CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD。
所述第二介质层材料包括但不限于未掺杂的二氧化硅(Si(U 、磷硅玻璃 (phosphosilicate glass, PSG )、硼珪玻璃(borosi 1 icate , BSG )、硼 磷硅玻璃(borophosphosilicate , BPSG )、氟硅玻璃(FSG )或具有低介电 常数材料中的一种或其组合。所述具有低介电常数材料包括但不限于黑钻石 或coral。所述复合材料包含对USG掺杂形成的材料以及不同掺杂的USG组合而 成的材料。
所述第二介质层厚度值与所述第 一介质层厚度值之和为符合产品要求的 介质层厚度值。
通常，USG利用SACVD、PECVD或HDPCVD的工艺生成；BPSG及FSG则通过SACVD 的方式生成，PSG则利用PECVD或HDPCVD的方式生成；所述具有低介电常数材 料利用PECVD的方式生成。
应力的产生通常是因为两种物质在温度改变后的收缩比不同造成的。 HARP SACVD、传统的SACVD、 HDP以及PECVD都是在400-500摄氏度的条件下在 沉积基底上顺次沉积第一介质层及第二介质层，为描述方便，将原沉积基底 称为第一沉积基底，将沉积第一介质层后的沉积基底称为第二沉积基底。
沉积第一介质层时，当所述第一介质层和所述第一沉积基底的温度降到 常温后，由于所述第一介质层材料与所述第一沉积基底的收缩比不同，在所 述第 一介质层和所述第 一沉积基底的内部均产生应力。
当所述第 一介质层材料的收缩比大于所述第 一沉积基底的收缩比时，所
述第一沉积基底内部就会产生压应力(compressive)，在所述第一介质层内 部产生相反的拉应力(tensile);反之则会在所述第一沉积基底内产生拉应 力，而在所述第一介质层内部产生压应力。
同理，在所述第二沉积基底上沉积第二介质层时，当所述第二介质层和 所述第二沉积基底的温度降到常温后，由于所述第二介质层材料与所述第二 沉积基底的收缩比不同，在所述第二介质层和所述第二沉积基底的内部均产 生应力。
当所述第二介质层材料的收缩比大于所述第二沉积基底的收缩比时，所 述第二沉积基底内部就会产生压应力(compressive),在所述第二介质层内 部产生相反的拉应力(tensile);反之则会在所述第二沉积基底内产生拉应 力，而在所述第二介质层内部产生压应力。
通常，利用PECVD和HDPCVD生成的膜层内部会产生压应力(约-200MPa); 而利用传统的SACVD形成的膜层，会产生较低的压应力(小于-100MPa);而利 用HARP SACVD生成的膜层，则具有拉应力(约+200MPa)。
所述利用HARP SACVD沉积的膜层之所以会具有与利用现行工艺形成沉积 的膜层性质相反的应力，是因为利用HARI' SACVD沉积的膜层保留了较多的氢 键，继而在冷却的过程中，膜层内部的氬键因为不稳定而发生相互作用生成 氢气分子并析出，这种附加反应会使膜层产生一定的体积收缩。此收缩与膜 层内因为温差产生的收缩叠加在一起，使得所述第一介质层因温度降低产生 的收缩大于所述第一沉积基底的收缩，于是便会在所述第一介质层中产生拉 应力，在所述第一沉积基底中产生压应力；而后续工艺中应用HDPCVD、 SACVD 或PECVD等传统工艺形成的所述第二介质层中产生压应力，在所述第二沉积基 底中产生拉应力；总体表现为采用HARP SACVD与HDPCVD、 SACVD或PECVD等传 统工艺组成的复合工艺综合了对器件的总体应力影响，有利于器件性能的改 善。
应用HARP SACVD形成的膜层的应力为拉应力，而应用HDPCVD、 SACVD或 PECVD等传统工艺形成的膜层的应力为压应力，两种应力类型相反，总体表现 为采用USG层和复合介质材料组成的双层结构减小了沉积后PMD层内的膜层应力。
显然，所述膜层具有的应力值与所迷膜层厚度有关。进而，通过控制应
用HARP SACVD沉积的所述第一介质层的厚度与应用HDPCVD、 SACVD或PECVD等 传统工艺沉积的所述第二介质层的厚度的比值，可灵活调整填充介质层内的 膜层应力值。
此外，利用HARP SACVD工艺沉积第一介质层，以降低后续制程的线缝深 宽比，继而应用HDPCVD、 SACVD或PECVD等传统工艺沉积第二介质层，以完成 介质层的填充，可保证后续工艺与现有工艺相同，使得为实现工艺优化而对 现有工艺进行的改变降至最低，降低研发成本。
如图3C所示，应用本发明提供的方法形成的所述介质层具有双层结构。 所述介质层包含所述第一介质层及所述第二介质层。所述第一介质层材料为 USG,所述第一介质层范围为10 lOOmn;所述第二介质层材料为PSG、 BSG、 BPSG、 FSG及具有低介电常数材料等常用层间介质材料中一种或其组合。
通过采用USG和复合介质材料组成的双层结构替代现有的由复合介质材 料构成的单层结构，可实现无孔洞的线缝填充。
首先利用HARP SACVD形成USG层，继而利用HDPCVD或PECVD等传统工艺形 成复合介质材料层，形成USG和复合介质材料組成的双层结构时，所述利用 HARP SACVD形成的USG层可作为后续HDPCVD或PECVD等等离子体沉积工艺的阻 挡层，有利于减少后续等离子体沉积工艺造成的器件损伤。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述 了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。 对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范 围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。 因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。
权利要求
1.一种金属前介质层形成方法，包括在半导体衬底上形成金属前介质层沉积基底；在所述沉积基底上利用第一CVD方法沉积第一金属前介质层；在所述第一金属前介质层上利用第二CVD方法沉积第二金属前介质层。
2. 根据权利要求1所述的金属前介质层形成方法，其特征在于所述第 一CVD方法为HARP SACVD。
3. 根据权利要求2所述的金属前介质层形成方法，其特征在于所述HARP SACVD设备型号为AMAT Producer SE。
4. 根据权利要求1或2或3所述的金属前介质层形成方法，其特征在于 所述第一金属前介质层材料为无掺杂玻璃。
5. 根据权利要求4所述的金属前介质层形成方法，其特征在于所述第 一金属前介质层厚度范围为10-100纳米。
6. 根据权利要求1所述的金属前介质层形成方法，其特征在于所述第 二CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD工艺中的一种。
7. 根据权利要求1或6所述的金属前介质层形成方法，其特征在于所 述第二金属前介质层材料包括但不限于二氧化硅、磷硅玻璃、硼硅玻璃、硼 磷硅玻璃、氟硅玻璃或具有低介电常数材料中的一种或其组合。
8. —种金属前介质层结构，所述金属前介质层内无沉积孔洞产生，所述 金属前介质层包含顺此沉积的第一金属前介质层及第二金属前介质层。
9. 根据权利要求8所述的金属前介质层结构，其特征在于所述第一金 属前介质层材料为无掺杂玻璃。
10. 根据权利要求8或9所述的金属前介质层结构，其特征在于所述第 一金属前介质层厚度范围为10 ~ 100纳米。
11. 根据权利要求8所述的金属前介质层结构，其特征在于所述第二金 属前介质层材料包括但不限于二氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、 氟硅玻璃或具有低介电常数材料中的一种或其组合。
12. —种膜层形成方法，包括 在半导体衬底上形成膜层沉积基底； 在所述沉积基底上利用第一 CVD方法沉积第一膜层； 在所述第一膜层上利用第二 CVD方法沉积第二膜层。
13. 根据权利要求12所述的金属前介质层形成方法，其特征在于所述 第一CVD方法为HARP SACVD。
14. 根据权利要求13所述的金属前介质层形成方法，其特征在于所述 HARP SACVDi殳备型号为AMAT Producer S'E。
15. 根据权利要求12或13或14所述的金属前介质层形成方法，其特征 在于所述第一膜层材料为无掺杂玻璃。
16. 根据权利要求15所述的金属前介质层形成方法，其特征在于所述 第一膜层厚度范围为10 ~ 100纳米。
17. 根据权利要求12所述的金属前介质层形成方法，其特征在于所述 第二 CVD方法包括但不限于传统的SACVD、 PECVD及HDPCVD工艺中的一种。
18. 根据权利要求12或17所述的金属前介质层形成方法，其特征在于 所述第二膜层材料包括但不限于二氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻 璃、氟硅玻璃或具有低介电常数材料中的一种或其组合。
19. 一种膜层结构，所述膜层内无沉积孔洞产生，所述膜层包含顺此沉积 的第一膜层及第二膜层。
20. 根据权利要求19所述的金属前介质层结构，其特征在于所述第一 膜层材料为无掺杂玻璃。
21. 根据权利要求19或20所述的金属前介质层结构，其特征在于所述 第一膜层厚度范围为10-100纳米。
22. 根据权利要求19所述的金属前介质层结构，其特征在于所述第二 膜层材料包括但不限于二氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅 玻璃或具有低介电常数材料中的一种或其组合。
全文摘要
一种金属前介质层形成方法，包括在半导体衬底上形成金属前介质层沉积基底；在所述沉积基底上利用第一CVD方法沉积第一金属前介质层；在所述第一金属前介质层上利用第二CVD方法沉积第二金属前介质层。可形成无沉积孔洞产生且通过改变器件内应力状态以改善器件性能的金属前介质层，利用HARP SACVD工艺沉积第一介质层，以降低后续制程的线缝深宽比，继而应用HDPCVD、SACVD或PECVD等传统工艺沉积第二介质层，以完成介质层的沉积，可保证后续工艺与现有工艺相同，使得可将为实现工艺优化而对现有工艺进行的改变降至最低，降低研发成本。
文档编号H01L21/31GK101197272SQ20061011916
公开日2008年6月11日 申请日期2006年12月5日 优先权日2006年12月5日
发明者明 蔡, 郑春生 申请人:中芯国际集成电路制造(上海)有限公司