两侧绝缘体上半导体结构及其制造方法

专利名称：两侧绝缘体上半导体结构及其制造方法
技术领域：
本发明涉及半导体器件，更具体地涉及具有在绝缘体上半导体衬底的两背景技术传统互补金属氧化物半导体(CMOS)集成电路包括在半导体衬底中的 同 一级上形成的p型器件和n型器件，即各种p型器件的元件与对应的n型 器件的元件共面。 一些工艺步骤对于p型器件和n型器件都是通用的，但是 许多步骤是不通用的并且因而需要通过遮掩器件的一种类型的区而同时处 理其它类型的器件而单独地进行。例如，p型和n型器件需要不同的阱注入、 不同的4册极多晶石圭注入、和不同的源极和漏才及注入。对于通用的工艺步骤，工艺条件通常对于p型器件或n型器件都不是优 化的，而是在两个不同的优化条件之间的妥协。例如，浅沟槽隔离的应力不 可以同时对于p型器件和n型器件都进行优化，因为对于p型金属氧化物半 导体场效应晶体管(MOSFET)的优化应力是压应力，而对于n型MOSFET 的优化应力是拉应力。栅极叠层的结构是另一个实例，其中p型和n型器件 之间的不同的工艺可以改善两种类型的MOSFET的性能。在同一级上形成两种类型的半导体器件的结果是两种类型的器件之间 形成边界区。由于阻挡掩模的有限的重叠容限，边界区至少需要与阻挡掩模 的重叠容限一样宽。由于p型器件和n型器件需要被放置得接近，所以边界 区可以占据高性能CMOS电路内中半导体面积的显著的部分。此外，阱内 隔离的需求也增加了两种类型的半导体器件之间的边界面积。通常， 一组高性能CMOS器件需要使用特定类型的材料和工艺步骤， 而另一组高性能CMOS器件需要使用不同类型的材料和工艺步骤。同时， 两组高性能CMOS器件需要物理上被放置得非常接近，以便有助于布线和 减小信号传播的延迟。阻挡掩模的使用不仅增加了工艺的复杂度和成本，而 且由于需要两组器件之间的边界区而减小了封装密度，。÷CMOS器件经历第一类型的工艺，而第二组CMOS器件经历第二类型的工 艺，而不使用遮掩一组器件而同时暴露另 一组器件的阻挡掩模。此外，存在半导体结构及其制造方法的需求，其中两组半导体器件被放 置得接近并且可以以最小长度的布线距离局部布线。发明内容本发明致力于上述需求，通过提供具有位于绝缘体上半导体(SOI)衬 底的掩埋绝缘层上方的至少一第一类型半导体器件和位于SOI衬底的埋藏 的绝缘体层下面的至少一第二类型半导体器件。此外，本发明致力于上述需求，通过提供制造半导体结构的方法，其通 过在绝缘体上半导体(SOI)衬底的掩埋绝缘层上方形成至少一第一类型半 导体器件并且通过在SOI衬底的掩埋绝缘层下面形成至少一第二类型半导 体器件。根据本发明， 一种半导体结构包括掩埋绝缘层；位于第一半导体层上 的至少一第一类型MOSFET，其中第一半导体层直接接触掩埋绝缘层的底表 面；以及位于第二半导体层上的至少一第二类型MOSFET,其中第二半导体 层直接接触掩埋绝缘层的顶表面。根据本发明的半导体结构还可以包括位于至少一第一类型MOSFET 上的第一中段(middle-of-line MOL )介电层；和结合于第一 MOL介电层的 操作晶片。可以独立地优化对于至少一第一类型MOSFET和至少一第二类型 MOSFET的材料和工艺参数。这样的材料和工艺参数包括第一和第二半导体 层的表面取向、浅沟槽隔离(STI)的材料和通过STI施加至器件的所得的 应力、在第一类型和第二类型MOSFET上的应力衬层、第一和第二半导体 层的半导体材料、在所述MOSFET的源极和漏极区之内的嵌入材料和施加 至两种类型的MOSFET的沟道的所得的应力、栅极介电层和/或栅极导体的 栅极材料。根据本发明的半导体结构还包括允许顶半导体层在所述掩埋绝缘层上 侧且底半导体层在所述掩埋绝缘层下侧的所述半导体结构对准的对准结构。 根据本发明的半导体结构还包括位于至少一第二类型MOSFET上的÷第二中段(MOL)介电层；和穿过中段介电层、穿过第二半导体层，并且穿 过掩埋绝缘层的至少 一导电通路。优选半导体结构还包括与至少一导电通路和第二 MOL介电层接触的至 少一金属布线。根据本发明， 一种上述半导体结构的制造方法，包括提供具有载体衬 底、掩埋绝缘层、和第一半导体层的绝缘体上半导体(SOI)衬底；在第一 半导体层上形成至少一第一类型MOSFET;在至少一第一类型MOSFET上 形成第一中段(MOL)介电层；在第一MOL介电层上结合操作晶片；去除 载体衬底的下部并且暴露第二半导体层；并且在第二半导体层上形成至少一 第二类型MOSFET。根据本发明， 一种所述半导体结构的制造方法，还包括在至少一第二 类型MOSFET上形成第二中段(MOL)介电层；并且形成穿过第二 MOL 介电层、穿过第二半导体层、并且穿过掩埋绝缘层的至少一导电通路。优选半导体结构的制造方法还包括形成接触至少一导电通路和第二 MOL介电层的至少一金属布线。还优选半导体结构的制造方法还包括至少在第一半导体层内形成至少 一对准标记；并且利用至少 一对准标记对准第二半导体层。根据本发明，独立地形成第一类型半导体器件和第二类型半导体器件。 因而，可以使用不同的材料和不同的工艺，从而独立地优化第一类型 MOSFET和第二类型MOSFET的性能。器件性能的优化不必局限于 MOSFET器件，而是可以扩展至其它半导体器件，其包括例如电阻、电容、 二极管和变容二极管这样的无源器件。因而可以使用任何的工艺参数和材料以便独立地优化在第一半导体层 上的半导体器件和在第二半导体层上的半导体器件，包括上面所列举的材料 和工艺参数。


图1 - 13是示出根据本发明的制造典型半导体结构的基本工艺步骤的顺 序垂直截面图。
具体实施方式
如上所述，本发明涉及半导体结构及其制造方法，其中第一类型半导体 器件形成于掩埋绝缘层一侧而第二类型半导体器件形成于掩埋绝缘层的另 一侧，现将参考附图详细描述。参考图1，提供了绝缘体上半导体(SOI)衬底。SOI衬底包括载体衬底10、 掩埋绝缘层20、和第一半导体层30。由于SOI衬底后来被翻转，所以在最 终结构中第一半导体层30物理上位于掩埋绝缘层下面。因此，掩埋绝缘层 20和第一半导体层30之间的第一界面25在此称为掩埋绝缘层20的"底表 面"。因为相似的原因，掩埋绝缘层20和载体衬底10之间的第二界面15在 此称为掩埋绝缘层20的"顶表面"。第一半导体层30具有被暴露的具有第 一表面取向的第一表面35，第一表面取向是在第一表面35的表面法线的方 向上的第一半导体层30的晶向。相似地，载体衬底10具有被暴露的具有第 二表面取向的第二表面5，第二表面取向是载体衬底10在第二表面5的表面 法向的方向上的晶向。第一半导体层30和载体衬底10的表面取向分别称为 第 一表面取向和第二表面取向。第一半导体层30的半导体材料对于随后将要形成于其上的至少一第一 类型MOSFET进行优化。在载体衬底10中的半导体材料对于至少一第二类 型MOSFET的性能进行优化。因此，在第一半导体层中的半导体材料和在 载体衬底10中的半导体材料可以相同或者可以不同。相似地，晶向具体地 是为半导体层的表面法向的晶向的表面取向，在第一半导体层30和载体衬底10之间可以相同或者不同。包括各个第一半导体层30和载体衬底10的半导体材料的非限制性的实 例可以是下列之一硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、 砷化铟、磷化铟、III-V化合物半导体材料、II-VI半导体材料、有机半导 体材料和其他半导体材料。对于第一半导体层30和对于载体衬底10的表面取向的非限制性的实例包括(100)、 (110)、 (111)、 (211)、 (221)、 (311)、 (321)和(331)。可以使用任何半导体材料和表面取向的组合以优化各个 至少一第一类型MOSFET和至少一第二类型MOSFET的器件性能。参考图2,第一浅沟槽隔离(STI) 34通过传统方法而形成于第一半导 体层30内，例如衬垫层的沉积、衬垫层的光刻构图、第一STI材料的沉积 和平坦化。未被第一 STI34所占据的第一半导体层30的剩下的部分形成第 一有源区32。可以选择第一 STI材料从而对于要在其上形成的第一类型MOSFET的第一有源区32施加优化的应力。例如，如果要形成于第一半导 体层30中的至少一第一类型MOSFET是p型MOSFET,则第一 STI可以施 加压应力至第一有源区32。如果要形成于第一半导体层30中的至少一第一 类型MOSFET是n型MOSFET，则第一 STI可以施加拉应力至第一有源区 32。如果需要可以采用合适的STI衬层。 一些第一 STI34可以用于形成对准 标记，所述对准标记可以用于对准在第一半导体层30上的半导体结构，且 随后在去除部分载体衬底10并且将半导体结构翻转之后，对准将要在载体 衬底10的剩下的部分上形成的半导体结构。参考图2A，示出了具有第一替代对准标记36的第一替代半导体结构， 所述对准标记36通过蚀刻第一半导体层30、掩埋绝缘层20、和部分载体衬 底10而形成。选择第一替代对准标记36的深度，使得第一替代对准标记36 在去除部分载体衬底之后不延伸至载体衬底10的剩下的部分的表面，如下 将要示出的。参考图2B，示出了具有第二替代对准标记38的第二替代半导体结构， 所述对准标记38通过蚀刻第一半导体层30、掩埋绝缘层20、和部分载体衬 底10而形成。选择第二替代对准标记38的深度，使得第二替代对准标记38 在去除部分载体衬底之后延伸至载体衬底10的剩下的部分的表面，如下将 要示出的。参考图3，至少一第一类型MOSFET通过沉积第一栅极叠层、光刻构图 第一栅极叠层、并且形成合适的第一间隙壁48以及注入合适的杂质而部分 形成。与使用各种阻挡掩模从而阻挡一种类型的器件同时处理另 一种器件的 标准CMOS工艺不同，无需阻挡〗奄^t以区分一种类型的器件和另一种类型 的器件，因为本发明允许在掩埋绝缘层20的一侧上形成一种类型的器件。 另一种类型的器件随后形成于掩埋绝缘层20的另一侧上。例如，包括第一 栅极介电层42 、第 一栅极导体层44 、和第 一栅极盖层46的第 一栅极叠层形 成于第一半导体层30上。第一栅极叠层(42、 44、 46)随后被光刻构图并 且蚀刻，从而形成第 一栅极。第 一 源极和漏极扩展区47可以通过合适的注 入而形成。第一间隙壁48按照需要通过第一介电层的沉积，随后进行反应 离子蚀刻(RIE)而形成。第 一栅极介电层42 、第 一栅极导体44 、和第一4册极盖层46对于至少以 第一类型MOSFET的性能进行优化，而忽略对于随后将要形成的至少以第二类型MOSFET的性能的考虑。换而言之，对于第一栅极叠层(42、 44、 46)的元件的材料和工艺参数可以仅对于至少以第一类型MOSFET的性能 进行优化。例如，适于至少一第一类型MOSFET的高K介电材料和金属栅 极材料可以用于第一栅极叠层(42、 44、 46)。在另一实例中，如果在第一 栅极叠层中使用多晶硅，则多晶硅可以被原位掺杂至对于至少一第一类型 MOSFET优化的水平。参考图4，第一源极和漏极区52通过离子注入形成。选择性地，第一嵌 入材料可以或者通过附加材料的注入随后进行退火，或者通过蚀刻至少部分 第一源极和漏极区52随后沉积第一嵌入材料而形成于第一源极和漏极区52 内。如果需要可以进行第一栅极导体44的注入。在第一硅化之前，去除第 一栅极盖层46。在恰当的表面制备例如湿法蚀刻之后，第一金属(未示出) 被沉积并且与下面的半导体材料反应从而形成第 一源极和漏极硅化物54和 第一栅极硅化物56。对于第一金属的工艺参数，例如成分、沉积厚度、和沉 积方法以及对于金属化的工艺参数，例如退火温度和退火工艺的持续时间， 这些在现有技术中是熟知的，对于至少一第一类型MOSFET的性能优化这 些参数，而忽略对于随后将要形成的至少一第二类型MOSFET的性能的考 虑。换而言之，对于第一源极和漏极硅化物54和第一栅极硅化物56的元件 的材料和工艺参数可以仅对于至少一第一类型MOSFET的性能进行优化。参考图5,第一应力衬层60可以直接形成于至少一第一类型MOSFET 上。优选第一应力衬层60是将应力施加至第一类型MOSFET的沟道的介电 层，使得在第一类型MOSFET的沟道种少数载流子迁移率提高。例如，如 果至少一第一类型MOSFET包括p型MOSFET，则第一应力衬层60优选施 加压应力至至少一第 一类型MOSFET的沟道。如果至少一第 一类型MOSFET 包括n型MOSFET,则第一应力衬层60优选施加4立应力至至少一第一类型 MOSFET的沟道。此后，第一中段(MOL)介电层62被沉积和平坦化。第 一 MOL介电层62可以是掺杂或未掺杂的氧化物。第一 MOL介电层62可 以或不可以施加应力至至少一第一类型MOSFET的沟道。对于第一MOL介 电层62的材料和工艺参数在现有技术中是熟知的，对于至少一第一类型 MOSFET的性能进行优化这些参数。在第一 MOL介电层62的平坦化之后，可以进行氲注入至载体衬底10 内以便有助于随后的载体衬底10的劈开。从载体衬底10和掩埋绝缘层20为"第二半导体层")的厚度t。也可以采用不使用氢注入的去除部分载体衬 底11的替代方法，在该情形在该阶段氢注入不是必须的。参考图6,操作晶片64被结合至平坦化的第一 MOL层62。操作晶片 64可以包括半导体材料、导电材料、或绝缘材料。操作晶片64可以在低温 例如低于500。C进行以避免载体衬底10的劈开，如果在结合之前使用了氢注 入的话。参考图7,载体衬底10的下部IO，优选通过从半导体结构的其余部分劈 开下部IO，而去除。如果在操作晶片64与平坦化的第一 MOL介电层62结 合之前使用氢注入，并且在所述结合期间使用例如低于500。C的温度的低温 结合，则通过使半导体衬底受到大于50(TC的温度而进行劈开以有助于劈开。作为替代，操作晶片64与平坦化的第一MOL介电层62的结合和载体 衬底10裂开为下部IO，和第二半导体层70可以在大于500。C的温度下同时 进行。如果不釆用氬注入，则载体衬底10的下部IO，可以通过其它方法例如化 学机械平坦化而被去除。第二半导体层70是劈开之后载体衬底10剩下的部分。第二半导体层70 和掩埋绝缘层20之间的界面是初始载体衬底10和掩埋绝缘层20之间的同 一界面，所述界面是第二界面15，或掩埋绝缘层20 "顶表面"，如图7中所 示。参考图8,包括掩埋绝缘层20的剩下的半导体结构被翻转。第二界面 15、或掩埋绝缘层20的"顶表面"现在位于掩埋绝缘层20的"顶部"。相 似地，第一界面25,或掩埋绝缘层20的底表面，现在位于掩埋绝缘层20 的"底部"。第二半导体层70的表面取向是第二半导体层表面75的表面法 向的取向，并且与第二表面取向相同，其在劈开之前是载体衬底10的表面 取向。在第一 STI 34中形成的对准标记可以被用于在翻转半导体结构之后对 准半导体衬底。优选多个对准标记用于在后续工艺步骤中的第二半导体层70 中的结构的精确对准。参考图8A，具有第一替代对准标记36的第一替代半导体结构，如上在 图2A中所示，示出了对应于图8的半导体工艺阶段。第一替代对准标记36不延伸至第二半导体层表面75。优选多个第一替代对准标记36用于在后续 工艺步骤中第二半导体层70中的结构的精确对准。参考图8B，具有第二替代对准标记38的第二替代半导体结构，如上述 在图2B中所示，示出了对应于图8的半导体工艺阶段。第二替代对准标记 38延伸至第二半导体层表面75。优选多个第二替代对准标记38用于在后续 工艺步骤中第二半导体层70中的结构的精确对准。参考图9，第二'浅沟槽隔离(STI) 74通过传统方法形成于第二半导体 层70内，其例如衬垫层的沉积、光刻构图衬垫层、第二STI材料的沉积、 和平坦化。未被第二 STI 74所占据的第二半导体层70的剩余部分形成第二 有源区72。可以选择第二STI材料从而对于将要在其上形成的至少一第二类 型MOSFET的第二有源区72施加优选的应力。例如，如果将要在第二半导 体层70中形成的至少一第二类型MOSFET是n型MOSFET,则第二 STI 可以将拉应力施加至第二有源区72。如果将要在第二半导体层70中形成的 至少一第二类型MOSFET是p型MOSFET，则第二 STI可以将压应力施加 至第二有源区72。如果需要可以采用合适的STI衬层。第一STI材料和第二 STI材料可以相同或者不同。参考图10,至少一第二类型MOSFET通过沉积第二栅极叠层、光刻构 图第二栅极叠层、并且形成合适的第二间隙壁88以及注入合适的掺杂剂而 部分形成。与使用各种阻挡掩模以便阻挡一种类型的器件同时处理另 一类型 的器件的标准CMOS工艺不同，不需要阻挡掩模以区分一种类型的器件与 另一种类型的器件，因为本发明允许在掩埋绝缘层20的一侧即第一半导体 层30上形成一种类型的器件，同时在掩埋绝缘层20的另一侧即在第二半导 体层70上形成另一种类型的器件。例如，包括第二栅极介电层82、第二栅 极导体层84、和第二栅极盖层86的第二栅极叠层形成于第二半导体层70 上。第二栅极叠层(82、 84、 86)随后被光刻构图并且蚀刻从而形成第二栅 电极。第一^f册极叠层(42、 44、 46)的成分可以与第二4册极叠层(82、 84、 86)的成分相同或者不同。优选第一栅才及叠层(42、 44、 46)的成分不同于 第二栅极叠层(82、84、86)的成分，以便独立地优化至少一第一类型MOSFET 和至少一第二类型MOSFET的性能。第二源极和漏极扩展区87可以通过合 适的注入而形成。如果需要第二间隙壁88通过沉积第二介电层随后通过反 应离子蚀刻(RIE)而形成。第一间隙壁48的材料和第二间隙壁88的材料可以相同或者不同。第二栅极介电层82、第二栅极导体84、和第二栅极盖层86可以对于至 少一第二类型MOSFET的性能进行优化，而忽视之前已经形成的至少一第 一类型MOSFET的性能的考虑，除了热循环对于至少一第一型MOSFET中 掺杂剂的热扩散的影响之外。换言之，对于第二栅极叠层(82、 84、 86)的 元件的的材料工艺参数可以仅对于至少一第二类型MOSFET的性能进行优 化。例如，适于至少一第二类型MOSFET的高K介电材料和金属栅极材料 可以用于第二栅极叠层(82、 84、 86)。在另一实例中，如果在第二栅极叠 层中采用多晶硅，则多晶硅可以被原位掺杂至对于至少一第二类型MOSFET 优化的水平。参考图11，第二源极和漏极区92通过离子注入形成。选择性地，第二 嵌入材料可以或者通过附加材料的注入随后进行退火，或者通过蚀刻至少部 分第二源极和漏极区92随后沉积第二嵌入材料而形成于第二源极和漏极区 92内。如果需要可以进行在第二栅极导体84中的注入。在第二硅化之前， 第二栅极盖层86被去除。在恰当的表面制备例如湿法蚀刻之后，第二金属 (未示出)被沉积并且与下面的半导体材料反应从而形成第二源极和漏极硅 化物94和第二栅极硅化物96。对于第二金属的工艺参数，例如成分、沉积 厚度、和沉积方法以及对于金属化的工艺参数，例如退火温度和退火工艺的 持续时间，这些在现有技术中是熟知的，对于至少一第二类型MOSFET的 性能优化这些参数，而忽视之前已经形成的至少一第一类型MOSFET的性 能的考虑，除了热循环对于至少一第一类型MOSFET中的掺杂剂的热扩散 的影响之外。换言之，对于第二源极和漏极硅化物94和第二栅极硅化物96 的元件的材料和工艺参数可以仅对于至少一第二类型MOSFET的性能进行 优化。参考图12，第二应力衬层100可以直接形成于至少一第二类型MOSFET 上。优选第二应力衬层100是将应力施加至第二类型MOSFET的沟道的介 电层，使得在第二类型MOSFET的沟道中少数载流子迁移率提高。例如， 如果至少一第二类型MOSFET包括n型MOSFET,则第二应力衬层100优 选施加拉应力至至少一第二类型MOSFET的沟道。如果至少一第二类型 MOSFET包括p型MOSFET，则第二应力衬层100优选施加压应力至至少 一第二类型MOSFET的沟道。此后，第二中段(MOL)介电层102被沉积和平坦化。第二MOL介电层102可以是掺杂或未掺杂的氧化物。第二MOL 介电层102可以或不可以施加应力至至少一第二类型MOSFET的沟道。对 于第二MOL介电层102的材料和工艺参数对于至少一第二类型MOSFET的 性能进行优化。参考图13，穿过至少第二MOL介电层102形成通孔并且填充以导电材 料，从而形成导电通路112。优选至少一导电通路112穿过掩埋绝缘层20而 形成，从而电连接掩埋绝缘层20的两侧。导电通路的顶部与第二MOL介电 层102的顶表面一致。导电通路的底表面可以位于第二栅极硅化物96内或 其上，位于第二源极和漏极硅化物94内或其上，位于第一源极和漏极硅化 物54内或其上，或者位于第一栅极硅化物56内或其上。连接第一类型 MOSFET和第二类型MOSFET的导电通路112跨过第二 MOL介电层102、 第二半导体层70、掩埋绝缘层20、和第一半导体层30，并且可以跨过或者 可以不跨过第一介电层62。优选，至少一金属布线120形成于导电通路112 的顶部上，使得至少一金属布线接触导电通路112和第二MOL介电层102。虽然已经就具体实施例描述了本发明，但是显然就前面的描述而言，对 于本领域的技术人员显见许多的替代、改进和变化。因而，本发明旨在包括落在本发明和所附权利要求的范围和精神之内的所有这样的替代、改进和变更。
权利要求
1.一种半导体结构，包括掩埋绝缘层；位于第一半导体层上的至少一第一类型金属氧化物半导体场效应晶体管，其中所述第一半导体层直接接触所述掩埋绝缘层的底表面；和位于第二半导体层上的至少一第二类型金属氧化物半导体场效应晶体管，其中所述第二半导体层直接接触所述掩埋绝缘层的顶表面。
2. 根据权利要求1的半导体结构，还包括位于所述至少一第一类型金属氧化物半导体场效应晶体管上的第一中 段介电层；和结合于所述第一中段介电层的操作晶片。
3. 根据权利要求1的半导体结构，其中所述第一半导体层和所述第二 半导体层具有不同的表面取向。
4. 根据权利要求1的半导体结构，还包括包括所述第 一半导体层内的第 一介电材料的第 一浅沟槽隔离；和 包括所述第二半导体层内的第二介电材料的第二浅沟槽隔离，其中所述 第一介电材料和所述第二介电材料不同。
5. 根据权利要求1的半导体器件，还包括直接位于所述至少一第一类型金属氧化物半导体场效应晶体管上的第 一应力4于层；和直接位于所述至少一第二类型金属氧化物半导体场效应晶体管上的第 二应力衬层，其中所述第一应力衬层和所述第二应力衬层对于下面的结构施 加不同的应力。
6. 根据权利要求1的半导体结构，其中所述第一半导体层和所述第二 半导体层包括不同的半导体材料。
7. 根据权利要求1的半导体结构，还包括包括第一嵌入材料的所述至少一第一类型金属氧化物半导体场效应晶 体管的第一源极和漏极区；和包括第二嵌入材料的所述至少一第二类型金属氧化物半导体场效应晶 体管的第二源极和漏极区，其中所述第 一嵌入材料与所述第二嵌入材料不同。
8. 根据权利要求1的半导体结构，其中施加至所述至少一第一类型金 属氧化物半导体场效应晶体管的沟道的应力与施加至所述至少一第二类型 金属氧化物半导体场效应晶体管的沟道的应力不同。
9. 根据权利要求1的半导体结构，其中所述至少一第一类型金属氧化物半导体场效应晶体管具有至少一第一栅极、所述至少一第二类型金属氧化 物半导体场效应晶体管具有至少一第二栅极，并且所述至少一第一栅极和所述至少 一第二栅极包括不同的材料。
10. 根据权利要求1的半导体结构，还包括允许所所述半导体结构对准的对准结构，所述半导体结构同时具有在所述掩埋绝缘层上侧的顶半导体层 和在所述掩埋绝缘层上侧的底半导体层。
11. 根据权利要求10的半导体结构，其中所述对准结构位于所述顶半 导体层中并且位于所述底半导体层中。
12. 根据权利要求2的半导体结构，还包括位于所述至少一第二类型金属氧化物半导体场效应晶体管上的第二中 段介电层；和穿过所述线中间介电层、穿过所述第二半导体层，并且穿过所述掩埋绝 缘层的至少一导电通路。
13. 根据权利要求12的半导体结构，还包括与所述至少一导电通路和所述第二中段介电层接触的至少一金属布线。
14. 一种半导体结构的制造方法，包括提供具有载体衬底、掩埋绝缘层、和第一半导体层的绝缘体上半导体衬底；在所述第一半导体层上形成至少一第一类型金属氧化物半导体场效应 晶体管；在所述至少一第一类型金属氧化物半导体场效应晶体管上形成第一中 段介电层；在所述第一中段介电层上结合操作晶片； 去除所述载体衬底的下部并且暴露第二半导体层；并且 在所述第二半导体层上形成至少一第二类型金属氧化物半导体场效应 晶体管。
15. 根据权利要求14的方法，还包括在所述至少一第二类型金属氧化物半导体场效应晶体管上形成第二中 段介电层；并且形成穿过所述第二中段介电层、穿过所述第二半导体层、并且穿过所述 掩埋绝缘层的至少 一导电通路。
16. 根据权利要求15的方法，还包括形成接触所述至少一导电通路和 所述第二中段介电层的至少一金属布线。
17. 根据权利要求14的方法，还包括 至少在所述第一半导体层内形成至少一对准标记；并且 利用所述至少一对准标记对准所述第二半导体层。
18. 根据权利要求14的方法，还包括对于所述至少一第一类型金属氧化物半导体场效应晶体管提供第一应 力；并且对于所述至少一第二类型金属氧化物半导体场效应晶体管提供第二应 力，其中所述第一应力和所述第二应力不同。
19. 根据权利要求14的方法，还包括在所述至少一第一类型金属氧化物半导体场效应晶体管中形成至少一 第一^t极；并且在所述至少一第二类型金属氧化物半导体场效应晶体管中形成至少一 第二栅极，其中所述至少 一第 一栅极和至少 一第二栅极包括不同的材料。
20. 根据权利要求14的方法，其中所述第一半导体层和所述第二半导 体层具有不同的表面取向。
全文摘要
本发明公开了一种半导体结构及其制造方法。绝缘体上半导体衬底的两侧都用于形成MOSFET结构。在第一半导体层上形成第一类型器件之后，操作晶片被结合至第一中段介电层的顶部。然后去除载体衬底的下部从而暴露第二半导体层以便在其上形成第二类型器件。导电通路可以穿过所述掩埋绝缘层而形成，以便电连接所述第一类型器件和第二类型器件。阻挡掩模的使用被最小化，因为各侧的掩埋绝缘体仅具有一种类型的器件。在所述结构中存在两级器件并且减小或消除了不同类型的器件之间的边界区，由此提高了器件的封装密度。相同的对准标记可以对准晶片，其或者前侧朝上或后侧朝上。
文档编号H01L21/70GK101232028SQ20081000380
公开日2008年7月30日 申请日期2008年1月24日 优先权日2007年1月26日
发明者托马斯·W·戴尔, 杨海宁 申请人:国际商业机器公司