专利名称：一种防静电保护结构及其制作方法
技术领域：
本发明涉及一种半导体器件的防静电保护结构，本发明还涉及一种半导体器件防
静电保护结构的制作方法。
背景技术：
静电对于电子产品的伤害一直是不易解决的问题，当今使用最多的ESD保护结 构多使用GGNM0S结构(Gro皿d Gate NM0S，栅极接地NMOS)，但其主要应用于低压电路的 静电保护。目前应用于高压电路的静电保护结构比较流行的是横向扩散NMOS(Lateral Diffusion NMOS)，如图1所示，包括P型衬底1及其上面的N型深阱2，所述N型深阱2上 设置有P阱，所述P阱包括高压P阱3和包含在高压P阱3内的低压P阱4，所述P阱与N 型深阱2上设置有第一多晶硅栅5，所述第一多晶硅栅5的左部覆盖高压P阱3和低压P阱 4，右部覆盖N型深阱2，所述第一多晶硅栅5的左侧下方设置有第一 N+扩散区6，所述第一 N+扩散区6左侧还设置有一个P+扩散区7，所述P+扩散区的左侧设置有第一场氧化区8， 所述P+扩散区7与所述第一 N+扩散区6之间相隔有第二场氧化区9，所述P+扩散区7、第 一 N+扩散区6和第一多晶硅栅5接地，所述第一多晶硅栅5的右侧下方位于N型深阱2之 上设置有第三场氧化区IO，所述第三场氧化区10右侧设置有第二N+扩散区ll，所述第二 N+扩散区11的右侧设置有第四场氧化区12，所述第二N+扩散区ll连接输出入焊垫。如 图1所示，由第一多晶硅栅5构成的栅极左侧的部分构成了源极，右侧的部分构成漏极。
现在对此类横向扩散NMOS结构在ESD发生下的工作原理进行分析。在ESD正电 荷从输出入焊垫进入如图l所示的防静电结构后，导致其中的寄生三极管导通。寄生三极 管中， 一个是由漏极N型深阱2、源极的第一 N+扩散区6以及其沟道下的P阱组成的横向 三极管，另一个是由漏极N型深阱2、源极的第一 N+扩散区6以及其源区下的P阱组成的 纵向三极管。在ESD来临时，这两个寄生的三极管均会开启泻流。但在研究中发现，在漏极 的N+扩散区和靠近栅极一侧的场氧化区的交汇处容易产生大的电场，如图1中箭头所示， 漏区N型杂质的浓度在表面比硅深层处的浓度高，这样造成横向三极管的通路电阻比纵向 三极管的通路电阻小，ESD电流更多的从横向三极管导通路径上经过，大的电流也会通过此 交汇点，产生大量的热，当温度过高时，会导致此处场氧化区的物理损伤。
发明内容
本发明所要解决的技术问题是提供一种防静电保护结构，以及这种防静电保护结 构的制作方法，能够在泻放电流时使得电流可以均匀分布，避免对放静电保护结构构成物 理损伤，从而提高器件的稳定性。 为解决上述技术问题，本发明防静电保护结构的技术方案是，包括P型衬底及其 上面的N型深阱，所述N型深阱上设置有P阱，所述P阱包括高压P阱和包含在高压P阱内 的低压P阱，所述P阱与N型深阱上设置有第一多晶硅栅，所述第一多晶硅栅的左部覆盖高 压P阱和低压P阱，右部覆盖N型深阱，所述第一多晶硅栅的左侧下方设置有第一 N+扩散区，所述第一 N+扩散区左侧还设置有一个P+扩散区，所述P+扩散区的左侧设置有第一场 氧化区，所述P+扩散区与所述第一 N+扩散区之间相隔有第二场氧化区，所述P+扩散区、第 一 N+扩散区和第一多晶硅栅接地，所述第一多晶硅栅的右侧下方位于N型深阱之上设置有 第三场氧化区，所述第三场氧化区右侧设置有第二 N+扩散区，所述第二 N+扩散区的右侧设 置有第四场氧化区，所述第二N+扩散区连接输出入焊垫，所述N型深阱范围内，位于第二N+ 扩散区和第四场氧化区的下方还设置有一个N阱，其特征在于，所述N阱的下方还设置有一 个N型二次扩散区。 本发明还提供了一种防静电保护结构的制作方法，其技术方案是，在所述场氧化
区形成之后，N阱形成之前，通过增加一次离子注入形成所述N型二次扩散区。 本发明通过在N阱下方增加N型二次扩散区，能够在泻放电流时电流可以均匀分
布，避免了对放静电保护结构构成的物理损伤，提高了器件的稳定性。
下面结合附图和实施例对本发明作进一步详细的说明 图1为现有的防静电保护结构的示意图； 图2为本发明防静电保护结构的示意图； 图3和图4为本发明防静电保护结构电流走向的示意图； 图5为TCAD模拟图1所示的防静电保护结构的电流分布示意图； 图6为TCAD模拟图2所示的防静电保护结构的电流分布示意图； 图7和图8为TCAD模拟图1和图2两种结构电流分布的定量对比图； 图9为本发明防静电保护结构的制作方法的流程图。 图中附图标记为，1.P型衬底；2.N型深阱；3.高压P阱；4.低压P阱；5.第一多晶 硅栅；6.第一N+扩散区；7.P+扩散区；8.第一场氧化区；9.第二场氧化区；10.第三场氧 化区；ll.第二N+扩散区；12.第四场氧化区；13.N阱；14.N型二次扩散区；15.横向寄生 三极管；16.纵向寄生三极管。
具体实施例方式
本发明公开了一种防静电保护结构，如图3所示，包括P型衬底1及其上面的N型 深阱2，所述N型深阱2上设置有P阱，所述P阱包括高压P阱3和包含在高压P阱3内的 低压P阱4，所述P阱与N型深阱2上设置有第一多晶硅栅5，所述第一多晶硅栅5的左部 覆盖高压P阱3和低压P阱4，右部覆盖N型深阱2，所述第一多晶硅栅5的左侧下方设置 有第一 N+扩散区6，所述第一 N+扩散区6左侧还设置有一个P+扩散区7，所述P+扩散区 7的左侧设置有第一场氧化区8，所述P+扩散区7与所述第一 N+扩散区6之间相隔有第二 场氧化区9，所述P+扩散区7、第一 N+扩散区6和第一多晶硅栅5接地，所述第一多晶硅栅 5的右侧下方位于N型深阱2之上设置有第三场氧化区IO，所述第三场氧化区IO右侧设置 有第二N+扩散区11，所述第二N+扩散区11的右侧设置有第四场氧化区12，所述第二^ 扩散区11连接输出入焊垫，所述N型深阱2范围内，位于第二N+扩散区ll和第四场氧化 区12的下方还设置有一个N阱13，所述N阱13的下方还设置有一个N型二次扩散区14。
与现有技术相比，本发明在原有的横向扩散NMOS结构上，通过在漏区增加一次N型杂质注入，在漏区下方形成一路低阻通道。 在ESD正电荷从输出入焊垫进入如图2所示的防静电结构后，导致其中的寄生三
极管导通。如图3所示，寄生三极管中， 一个是由漏极N型深阱2、源极的第一 N+扩散区6
以及其沟道下的P阱组成的横向三极管15，另一个是由漏极N型深阱2、源极的第一 N+扩
散区6以及其源区下的P阱组成的纵向三极管16。为了避免电流和电场集中在漏极处的交
汇点，如图4所示，本发明采取了在漏区硅深层处形成N型二次扩散区，增大硅深层处的N
型杂质浓度，让更多的电流通过纵向三极管来泻放，从而避开漏极第二N+扩散区与第三场
氧化区的容易损伤的交汇点，来提高本发明防静电保护结构的ESD泻流能力。 在对图1和图2所示的防静电保护结构分别进行TCAD仿真对比，结果表明本发
明所提供的防静电保护结构的电流更多地从器件体内流过，减小了表面电流分布。与普通
L匿0S结构的电流对比示意图分别如图5和图6所示，图5中所示A区域中的电流密度相
比普通L匿OS结构的有明显的下降，而B区域中的电流密度确有明显上升，因此证明本发明
防静电保护结构可以很好的达到改变电流分布，避开场氧化区的易失效点，从而提高防静
电保护结构的ESD泻流能力的目的。图7为TCAD模拟图1与图2两种结构电流分布的定
量对比图，从两种结构的图示同一位置取其电流分布曲线如图8所示，横坐标为距表面的
深度(um)，纵坐标为电流密度(Acm—2)，可见本发明结构的电流密度的峰值比普通结构要更
大，位置也更深。 本发明还提供了一种上述防静电结构的制作方法，在所述场氧化区形成之后，N阱 形成之前，通过增加一次离子注入形成所述N型二次扩散区。 制作所述N型二次扩散区时，离子注入的杂质类型与N型深阱杂质类型相同；注入 的能量要确保浓度的峰值处于高压P阱和低压P阱之间；注入的剂量与N阱最深的一次注 入剂量相同；注入的位置要处在N阱的正下方，并与高压P阱保持一定的距离，从而在漏区 下方形成一路低阻通道，该低阻通道与N阱相连，且不影响N型深阱与高压P阱的结击穿电 压。 现有防静电结构的制作方法，包括如下步骤 l.N型深阱形成； 2.高压N阱形成； 3.高压P阱形成； 4.场氧化区形成； 5. N阱形成； 6.低压P阱形成； 7.多晶硅下薄氧化层形成； 8.多晶硅栅形成； 9.源漏N+扩散区形成； 10.源漏P+扩散区形成； 11.接触孔形成； 12.连线金属形成。 本发明在上述防静电结构的制作方法的第4步与第5步之间增加一次低剂量、高 能量离子注入形成所述N型二次扩散区，如图9所示。
本发明中，N型二次扩散区减小了半导体局部的电阻率，引导由寄生晶体管来的电 流大部分经体内流向ESD器件的漏端，并且不会改变ESD器件的击穿电压。本发明大大减 少LOCOS边沿流出的电流密度，使得相当部分的电流经半导体体内流向ESD器件的漏端，从 而提高了 ESD器件的可靠性。本发明通过共用漏极，源极，和栅极组成多指状结构来提高整 体的ESD能力。
权利要求
一种防静电保护结构，包括P型衬底及其上面的N型深阱，所述N型深阱上设置有P阱，所述P阱包括高压P阱和包含在高压P阱内的低压P阱，所述P阱与N型深阱上设置有第一多晶硅栅，所述第一多晶硅栅的左部覆盖高压P阱和低压P阱，右部覆盖N型深阱，所述第一多晶硅栅的左侧下方设置有第一N+扩散区，所述第一N+扩散区左侧还设置有一个P+扩散区，所述P+扩散区的左侧设置有第一场氧化区，所述P+扩散区与所述第一N+扩散区之间相隔有第二场氧化区，所述P+扩散区、第一N+扩散区和第一多晶硅栅接地，所述第一多晶硅栅的右侧下方位于N型深阱之上设置有第三场氧化区，所述第三场氧化区右侧设置有第二N+扩散区，所述第二N+扩散区的右侧设置有第四场氧化区，所述第二N+扩散区连接输出入焊垫，其特征在于，所述N型深阱范围内，位于第二N+扩散区和第四场氧化区的下方还设置有一个N阱，所述N阱的下方还设置有一个N型二次扩散区。
2. —种如权利要求1所述的防静电结构的制作方法，其特征在于，在所述场氧化区形 成之后，N阱形成之前，通过增加一次离子注入形成所述N型二次扩散区。
3. 根据权利要求2所述的防静电结构的制作方法，其特征在于，制作所述N型二次扩 散区时，离子注入的杂质类型与N型深阱杂质类型相同；注入的能量要确保浓度的峰值处 于高压P阱和低压P阱之间；注入的剂量与N阱最深的一次注入剂量相同；注入的位置要处 在N阱的正下方，并与高压P阱保持一定的距离，从而在漏区下方形成一路低阻通道，该低 阻通道与N阱相连，且不影响N型深阱与高压P阱的结击穿电压。
全文摘要
本发明公开了一种防静电保护结构，包括P型衬底及其上面的N型深阱，N型深阱范围内，第二N+扩散区和第四场氧化区的下方还设置有一个N阱，该N阱的下方还设置有一个N型二次扩散区。本发明还公开了一种上述防静电结构的制作方法，在所述场氧化区形成之后，N阱形成之前，通过增加一次离子注入形成所述N型二次扩散区。本发明通过在N阱下方增加N型二次扩散区，能够在泻放电流时电流可以均匀分布，避免了对放静电保护结构构成的物理损伤，提高了器件的稳定性。
文档编号H01L21/00GK101752347SQ200810044148
公开日2010年6月23日 申请日期2008年12月19日 优先权日2008年12月19日
发明者吕赵鸿, 苏庆 申请人:上海华虹Nec电子有限公司