专利名称：调变触发式静电放电防护器件的制作方法
技术领域：
本发明是有关于一种半导体装置，特别是有关于一种调变触发式静电放 电防护器件。
背景技术：
传统高电压静电放电(Electrostatic Discharge,简称ESD)防护器件包括横 向扩散金属氧化物半导体功率晶体管(LDMOS Power Transistor)、金属氧化物 半导体晶体管(MOSFET)、硅控整流器(SCR)、双载子晶体管(BJT)、 二极体 (Diode)和场氧化晶体管(Field Oxide Device, FOD)。在高压静电放电防护上由 于其过高的触发电压(trigger voltage)和过低的持有电压(holding voltage),不是 造成内部电路先损坏就是造成闩锁效应(latch-up)发生，所以要加上额外的驱 动电路或是透过调变布局参数(layout parameter)去使触发电压降低和使持有 电压超过器件的工作电压(operatkmvoltage),如此才可作为高压静电放电防护 器件。
图1是显示传统高电压静电放电器件的电压与电流的关是示意图。传统 高电压器件的维持电压(holding voltage, Vh)无法大于电路的操作电压(VoD)。 因此，必须设法将ESD器件的维持电压Vh提高至大于电路的操作电压Vdd(如 虚线所示)。然而，在提高维持电压Vh的同时，ESD器件的触发电压V^也 会跟着提高。因此，其困难处在于，同时又必须设法将ESD器件的触发电压 Vwg降低。
已知降低触发电压的发法为提升器件寄生BJT的基极-射极电阻(RBE)，亦 即延伸扩大源极(source)和基底(bulk)的距离。但是扩大源极和基底的距离对降 低触发电压的改善效果极有限，且造成增加器件占据的面积，不利于器件布局微縮，且不利于与其他器件整合。
图2A是显示一传统的ESD器件的剖面示意图。于图2A中， 一传统的静 电放电(ESD)防护器件10，包括一 P-型半导体基底11。 一高压N-型阱12于 P-型半导体基底11中。一N-型漏极飘移区(NDD) 14、 一P-型体掺杂区15设 置于高压N-型阱12中，其中N-型漏极飘移区14和该P-型体掺杂区15的间 隔以一隔离区13a。 一N-型漏极掺杂区16设置于该N-型漏极飘移区14中， 一 N-型浓掺杂区17和一 P-型浓掺杂区18设置于该P-型体掺杂区15中，上 述N-型浓掺杂区17和P-型浓掺杂区18的间隔以一隔离区13b。 一栅极19设 置于该N-型浓掺杂区17与隔离区13a之间。静电放电防护器件(ESD)10与电 路中其他器件由隔离区13c隔离。于器件操作时，N-型漏极掺杂区16连接电 路的操作电压VDD，栅极19、 N-型浓掺杂区17和P-型浓掺杂区18皆连接电 位Vss或接地。因此，上述静电放电防护器件(ESD) 10又称为栅极接地(gate ground)型NMOS晶体管器件(GGNMOS)。
图2B是显示另一传统的ESD器件的剖面示意图。于图2B中，一传统的 静电放电防护器件(ESD) 20，包括一 P-型半导体基底21。 一高压N-型阱22 于该P-型半导体基底21中。一 N-型漏极飘移区24、 一 P-型体掺杂区25设置 于该高压N-型阱22中，其中N-型漏极飘移区24和P-型体掺杂区25的间隔 以一隔离区23a。 一N-型漏极掺杂区26设置于该N-型漏极飘移区24中，一 N-型浓掺杂区27和一 P-型浓掺杂区28设置于该P-型体掺杂区25中。 一栅极 29设置于该N-型浓掺杂区27与该隔离区23a之间。静电放电防护器件(ESD) 20与电路中其他器件由隔离区23c隔离。于器件操作时，N-型漏极掺杂区26 连接电路的操作电压VDD并且连接一电容的第一端，N-型浓掺杂区27和P-型浓掺杂区28皆连接电位Vss或接地，该栅极29连接该电容的第二端且连接 一电阻的第一端。因此，上述静电放电防护器件(ESD) 20又称为电容式静电 放电防护器件。
图3A是显示又一传统的ESD器件的剖面示意图。为了增加器件寄生BJT的基极-射极间电阻(RBE)，且保留电容式的优点。于图3A中，另一传统的静
电放电防护器件(ESD) 50，包括一P-型半导体基底51。 一高压N-型阱52于 P-型半导体基底51中。一N-型漏极飘移区54、 一P-型体掺杂区55设置于该 高压N-型阱52中，其中上述N-型漏极飘移区54和P-型体掺杂区55的间隔 以一隔离区53a。 一 N-型漏极掺杂区56设置于该N-型漏极飘移区54中，一 N-型浓掺杂区57和一 P-型浓掺杂区58设置于P-型体掺杂区55中，上述N-型浓掺杂区57和P-型浓掺杂区58的间隔以一隔离区53b。 一栅极59设置于 该N-型浓掺杂区57与该隔离区53a之间。静电放电防护器件(ESD) 50与电路 中其他器件由隔离区53c隔离。于器件操作时，N-型漏极掺杂区56连接电路 的操作电压VDD并且连接一电容C的第一端，N-型浓掺杂区57和P-型浓掺 杂区58皆连接电位Vss或接地，该栅极59连接该电容C的第二端且连接一 电阻R的第一端。静电放电防护器件(ESD) 50的等效电路如3B图所示。然而， 扩大NMOS晶体管60的源极和基底的距离仅有限地增加寄生BJT 65的基极-射极间电阻(RBE)，无法有效地降低触发电压，且造成增加器件占据的面积， 不利于器件布局微縮，且不利于与其他器件整合。
发明内容
有鉴于此，为了克服上述先前技术的缺点及达成兼具器件微縮化所带来 的优点。本发明实施例提供一调变触发式静电放电防护器件(ESD)，将NMOS 晶体管器件的源极(source)和基底(bulk)分离，并形成一个寄生的PMOS晶体 管用以调变基极-射极间电阻(R貼)。
本发明的一样态在于提供一种调变触发式静电放电防护器件(ESD)，包 括 一半导体基底； 一第一晶体管具有一第一漏极连接一第一电位、 一第一 源极连接一第二电位、 一第一栅极连接一电容的第一端且连接一电阻的第二 端； 一第二晶体管具有一第二漏极连接该第一晶体管的基体、 一第二源极连 接该第二电位和该电阻的第一端、 一第二栅极连接该第一晶体管的第一栅极，其中该第二晶体管的基体连接该第一电位且连接至该电容的第二端。
本发明的另一样态在于提供一种调变触发式静电放电防护器件(ESD),包
括一P-型半导体基底； 一高压N-型阱于该P-型半导体基底中；一N-型漏极 飘移区、 一第一 P-型体掺杂区及一第二 P-型体掺杂区设置于该高压N-型阱中，
其中该第一 P-型体掺杂区和该第二 P-型体掺杂区相隔一特定距离，且其中N-型漏极飘移区和该第一P-型体掺杂区隔以一隔离区；一N-型漏极掺杂区设置
于该N-型漏极飘移区中；一N-型浓掺杂区设置于该第一P-型体掺杂区中；一
P-型浓掺杂区设置于该第二 P-型体掺杂区中； 一第一栅极设置于该N-型浓掺 杂区与该隔离区间；以及一第二栅极设置于该N-型浓掺杂区与该P-型浓掺杂 区间。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施 例，并配合所附图式，作详细说明如下。
图1是显示传统高电压静电放电器件的电压与电流的关系示意图； 图2A是显示一传统的ESD器件的剖面示意图； 图2B是显示另一传统的ESD器件的剖面示意图； 图3A是显示又一传统的ESD器件的剖面示意图； 图3B是显示图3A的静电放电防护器件的等效电路； 图4是显示根据本发明实施例的ESD器件的剖面示意图； 图5A是显示根据本发明实施例图4的ESD器件的等效电路图； 图5B是显示根据本发明实施例的耗尽型PMOS晶体管的电压-电流关系 图；以及
图6是显示根据发明实施例的ESD器件的NMOS和寄生BJT器件的可
调变基极-射极电阻(RBE)的等效电路图。
附图标号已知部分(图1~3B)
10、 20、 50 传统的静电放电(ESD)防护器件;
11、 21、 51 P-型半导体基底；
12、 22、 52 高压N-型阱; 13a-13c、 23a-23c、 53a-53c 隔离区；
14、 24、 54 N-型漏极飘移区(NDD);
15、 25、 55 P-型体掺杂区；
16、 26、 56 N-型漏极掺杂区；
17、 27、 57 N-型浓掺杂区;
18、 28、 58 P-型浓掺杂区；
19、 29、 59~栅极； VDD 操作电压； Vss 接地电位； C 电容； R 电阻；
60~NMOS晶体管；
65 寄生BJT。
本案部分(图4~6)
100~静电放电(ESD)防护器件；
110 P-型半导体基底；
120 高压N-型阱；
123a-123c 隔离区；
124 N-型漏极飘移区(NDD);
125A 第一P-型体掺杂区；
125B 第二P-型体掺杂区；
126 N-型漏极掺杂区；127 N-型浓掺杂区； 128 P-型浓掺杂区；
129A 第一栅极； 129B 第二栅极；
VDD 操作电压； Vss 接地电位； C 电容； R 电阻；
160 NMOS晶体管； 165 寄生BJT。
具体实施例方式
以下以各实施例详细说明并伴随着图式说明的范例，做为本发明的参考 依据。在图式或说明书描述中，相似或相同的部分皆使用相同的图号。且在 图式中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，图 式中各器件的部分将以分别描述说明之，另外，特定的实施例仅为揭示本发 明使用的特定方式，其并非用以限定本发明。
图4是显示根据本发明实施例的ESD器件的剖面示意图。 一种调变触发 式静电放电(ESD)防护器件100，包括一P-型半导体基底110。一高压N-型井 (HVNW)区120设置于该P-型半导体基底110中。一 N-型漏极飘移(NDD)区 124、 一第一 P-型体掺杂区125A及一第二 P-型体掺杂区125B设置于该高压 N-型阱120中，其中上述第一P-型体掺杂区125A和第二P-型体掺杂区125B 的间相隔一特定距离，且N-型漏极飘移区124和第一 P-型体掺杂区125A隔 以一隔离区123a。 一N-型漏极掺杂区126设置于N-型漏极飘移区124中。一 N-型浓掺杂区127设置于第一 P-型体掺杂区125A中，一 P-型浓^t杂区128 设置于该第二 P-型体掺杂区125B中。一第一栅极129A设置于N-型I^掺杂区127与隔离区123a间，以及一第二栅极129B设置于N-型浓掺杂区127与P-型浓掺杂区128之间。静电防护器件(ESD) 100与电路中其他器件由隔离区 123c隔离。于器件操作时，N-型漏极掺杂区126连接电路的操作电压Vdd并 且连接一电容C的第一端，N-型浓掺杂区127和P-型浓掺杂区128皆连接电 位Vss或接地，栅极129A和129B连接该电容的第二端且连接一电阻的第一 端。
图5A是显示根据本发明实施例图4的ESD器件的等效电路图。于图5A 中， 一调变触发式静电放电防护器件(ESD)，包括一第一晶体管Q1具有一第 一漏极连接一第一电位(操作电压)vdd、 一第一源极连接一第二电位(接地电 位)Vss、 一第一栅极连接一电容C的第一端且连接一电阻R的第二端。 一第 二晶体管Q2具有一第二漏极连接该第一晶体管的基体、 一第二源极连接该第 二电位潔地电位)Vss和该电阻R的第一端、一第二栅极连接该第一晶体管的 第一栅极，其中该第二晶体管的基体连接该第一 电位(操作电压)vdd且连接至 该电容C的第二端。
应注意的是，第一晶体管包括一NMOS晶体管器件，且第二晶体管包括 一耗尽型PMOS晶体管器件。图5B是显示根据本发明实施例的耗尽型PMOS 晶体管的电压-电流关系图。当栅极电压Vc为零时，此耗尽型PMOS晶体管 维持一漏极电流Io，即器件成为开状态(on-state)。另一方面，当栅极电压逐渐 增大，此耗尽型PMOS晶体管漏极电流渐减，终使器件成为关状态(off-state)。
根据本发明实施例，N-型漏极掺杂区、N-型浓掺杂区和第一栅极构成一 NMOS晶体管器件160。由N-型浓掺杂区、该P-型浓掺杂区和该第二栅极构 成一耗尽型PMOS晶体管器件，例如可调变寄生BJT器件165的基极-射极间
电阻(rbe)，其等效电路图，如图6所示。再者，藉由调变基极-射极间电阻(rbe)
即可有效地控制并提升ESD器件的触发电压Vtrig。于ESD触发状态(zapping status)下，位于源极端的浮置的P-型体体掺杂区将诱发极大的基底电流Isub， 以开启上述调变触发式静电放电防护器件(ESD)单元。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任 何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可 做些许的更动与润饰，因此本发明的保护范围当视前附的权利要求所界定者 为准。
权利要求
1.一种调变触发式静电放电防护器件，其特征在于，该器件包括一半导体基底；一第一晶体管具有一第一漏极连接一第一电位、一第一源极连接一第二电位、一第一栅极连接一电容的第一端且连接一电阻的第二端；一第二晶体管具有一第二漏极连接所述的第一晶体管的基体、一第二源极连接所述的第二电位和所述的电阻的第一端、一第二栅极连接所述的第一晶体管的第一栅极，其中所述的第二晶体管的基体连接所述的第一电位且连接至所述的电容的第二端。
2. 如权利要求1所述的调变触发式静电放电防护器件，其特征在于，所述的第一电位为一驱动电压端，且第二电位为接地。
3. 如权利要求1所述的调变触发式静电放电防护器件，其特征在于，所 述的第一晶体管包括一NMOS晶体管器件。
4. 如权利要求1所述的调变触发式静电放电防护器件，其特征在于，所 述的第二晶体管包括一耗尽型PMOS晶体管器件。
5. —种调变触发式静电放电防护器件，其特征在于，该器件包括 一P-型半导体基底；一高压N-型阱于该P-型半导体基底中；一 N-型漏极飘移区、 一第一 P-型体掺杂区及一第二 P-型体掺杂区设置于 所述的高压N-型阱中，其中所述的第一 P-型体掺杂区和所述的第二 P-型体掺 杂区相隔一特定距离，且其中N-型漏极飘移区和所述的第一P-型体掺杂区隔 以一隔离区；一 N-型漏极掺杂区设置于所述的N-型漏极飘移区中；一 N-型浓掺杂区设置于所述的第一 P-型体掺杂区中； 一P-型浓掺杂区设置于所述的第二P-型体掺杂区中；一第一栅极设置于所述的N-型浓掺杂区与所述的隔离区间；以及 一第二栅极设置于所述的N-型浓掺杂区与所述的P-型浓掺杂区间。
6. 如权利要求5所述的调变触发式静电放电防护器件，其特征在于，所述的N-型漏极掺杂区连接一第一电位，所述的N-型浓掺杂区连接一第二电位、所述的第一栅极连接一电容的第一端且连接一电阻的第二端。
7. 如权利要求6所述的调变触发式静电放电防护器件，其特征在于，所 述的P-型浓掺杂区连接所述的第二电位和所述的电阻的第一端，所述的第二 栅极连接所述的第一栅极，且其中所述的第二 P-型体掺杂区连接所述的第一 电位且连接至所述的电容的第二端。
8. 如权利要求6所述的调变触发式静电放电防护器件，其特征在于，所 述的第一电位为一驱动电压端，且所述的第二电位为接地。
9. 如权利要求5所述的调变触发式静电放电防护器件，其特征在于，所 述的N-型漏极掺杂区、所述的N-型浓掺杂区和所述的第一栅极构成一 NMOS 晶体管器件。
10. 如权利要求5所述的调变触发式静电放电防护器件，其特征在于，所 述的N-型浓掺杂区、所述的P-型浓掺杂区和所述的第二栅极构成一耗尽型 PMOS晶体管器件。
全文摘要
本发明提供一种调变触发式静电放电防护器件，该器件包括一半导体基底，一高压N-型阱于该P-型半导体基底中，一N-型漏极飘移(NDD)区、一第一P-型体掺杂区及一第二P-型体掺杂区设置于该高压N-型阱中，其中该第一P-型体掺杂区和该第二P-型体掺杂区相隔一特定距离，且其中NDD区和该第一P-型体掺杂区隔以一隔离区。一N-型漏极掺杂区设置于该NDD区中，一N-型浓掺杂区设置于该第一P-型体掺杂区中，一P-型浓掺杂区设置于该第二P-型体掺杂区中，一第一栅极设置于该N-型浓掺杂区与该隔离区间，以及一第二栅极设置于该N-型浓掺杂区与该P-型浓掺杂区间。本发明有效地降低触发电压，减少器件占据的面积，有利于器件布局微缩。
文档编号H01L23/522GK101577275SQ20081009522
公开日2009年11月11日 申请日期2008年5月5日 优先权日2008年5月5日
发明者周业宁, 邱华琦 申请人:世界先进积体电路股份有限公司