薄膜晶体管、薄膜晶体管阵列基板、显示面板及光电装置的制作方法

专利名称：薄膜晶体管、薄膜晶体管阵列基板、显示面板及光电装置的制作方法
技术领域：
本发明是有关于一种显示面板、光电装置及其制造方法，且特别是有关 于一种薄膜晶体管、薄膜晶体管阵列基板及其制造方法。
背景技术：
随着显示科技的日益进步，人们借着显示器的辅助可使生活更加便利，
为求显示器轻、薄的特性，因此平面显示器(Flat Panel Display, FPD)成为目 前的主流，其中又以液晶显示器(Liquid Crystal Display, LCD)最受欢迎。
虽然液晶显示器具有低消耗功率、无辐射及低电磁干扰...等优越特性， 然而，提升液晶显示器的显示质量仍是最重要的课题。液晶显示器的显示质 量可决定于显示面板中的薄膜晶体管的电性，而电性又可用电流、电压、电 容...等不同角度观的，其中开启电流(On Current, I0N)越大越好，而寄生电 容越小越好。
一般来说，薄膜晶体管的介电层的选择会影响开启电流、栅极与源极(或 漏极)之间的寄生电容等电性(electrical properties)。然而，为降低栅极与 源极(或漏极)之间的寄生电容，通常会导致开启电流(I0N)降低。反之， 为了提高开启电流(I0N)，则会衍生出寄生电容无法有效被抑制的问题。承 上述，设计者在薄膜晶体管的设计上无法同时兼顾高开启电流以及低寄生电 容的需求。

发明内容
本发明提供一种薄膜晶体管，此薄膜晶体管的介电层具有两种介电区块，以提高薄膜晶体管的开启电流并且降低栅极与源极(或漏极)之间的电容效 应。
本发明另提供一种薄膜晶体管阵列基板，此薄膜晶体管阵列基板中的薄 膜晶体管具有良好的电性。
本发明又提供一种薄膜晶体管阵列基板的制造方法，以制作出上述的薄 膜晶体管阵列基板。
本发明再提供一种显示面板以及光电装置，其具有上述的薄膜晶体管。
本发明还提供一种显示面板以及光电装置的制造方法，以制作出上述的 显示面板以及光电装置。
本发明提出一种薄膜晶体管，其配置于一基板上。此薄膜晶体管包括一 栅极、 一介电层、 一半导体层、 一源极以及一漏极。此外，介电层具有至少 一第一介电区块以及至少一第二介电区块。栅极形成于基板上，介电层形成 于基板上且覆盖栅极，半导体层则形成于部份介电层上。源极及漏极分别形 成于半导体层的部份区域上，以使得位于第一介电区块上方的半导体层未被 源极与漏极覆盖，而位于第二介电区块上方的半导体层被源极与漏极覆盖。
本发明另提出一种薄膜晶体管阵列基板，此薄膜晶体管阵列基板包括一 基板、多条扫描线、多条数据线、多个前述的薄膜晶体管以及多个像素电极。 扫描线、数据线、薄膜晶体管以及像素电极配置于基板上。此外，各个薄膜 晶体管电性连接于各扫描线、各数据线及各像素电极，而像素电极与其中一 个漏极电性连接。
本发明又提出一种薄膜晶体管阵列基板的制造方法，其方法包括首先， 于基板上形成多条扫描线以及多个与扫描线连接的栅极。再者，于基板上形 成介电层，用以覆盖扫描线以与门极。其中，介电层包括多个第一介电区块 以及多个第二介电区块，且第一介电区块的介电常数实质上大于第二介电区 块的介电常数。然后，于栅极上方的介电层上形成半导体层。接着，于基板 上形成多条数据线、多个源极以及多个漏极，且源极与漏极覆盖于半导体层的部分区域上，以使得位于第一介电区块上方的半导体层未被源极与漏极覆 盖，而位于第二介电区块上方的半导体层被源极与漏极覆盖。而后，于基板 上形成多个像素电极，且各像素电极分别与其中一个漏极电性连接。
本发明再提出一种显示面板，此显示面板包含如上述的薄膜晶体管阵列 基板。
本发明还提出一种光电装置，此光电装置包含如上述的薄膜晶体管阵列 基板。
本发明还提出一种显示面板的制造方法，其包含如上述的薄膜晶体管阵 列基板的制造方法。
本发明还提出一种光电装置的制造方法，其包含如上述的薄膜晶体管阵 列基板的制造方法。
本发明的显示面板中，其薄膜晶体管的介电层可具有两种介电区块。这 两种区块的介电层可同吋提高薄膜晶体管的开启电流以及降低栅极及源极 (或漏极).之间的电容效应，进而提升显示面板的显示质量。


图1A绘示本发明的一实施例的薄膜晶体管阵列基板的局部上视图。 图1B绘示本发明的一实施例的薄膜晶体管的剖面图。 图2绘示本发明的薄膜晶体管阵列基板的制造方法流程图。 图3A 图3J绘示本发明的第一实施例的薄膜晶体管的制造流程的局部 剖面示意图。
图4A 图4L绘示本发明的第二实施例的薄膜晶体管阵列基板的制造流 程的局部剖面示意图。
图5A 图5G及图—3G 图3J绘示本发明的第三实施例的薄膜晶体管的 制造流程的局部剖面示意图。
图6A 图6M绘示本发明的第四实施例的薄膜晶体管阵列基板的制造流程的局部剖面示意图。
图7所绘示为本发明的一实施例的光电装置的示意图,
附图标号
100:薄膜晶体管阵列基板102:第一导电层
104:第二导电层110:基板
120:扫描线130:数据线
140:薄膜晶体管142:栅极
144:介电层144H:第一介电区块
144H':第一介电材料层144H":部份第一介电材料层
144L':第二介电材料层144L:第二介电区块
144M、 144S:牺牲图案144M'、 144S':牺牲材料层
144M":部分牺牲材料层146、 146':半导体层
146a、 146a，通道层146b、 146b,:掺杂半导体层
148D:漏极148S:源极
150:像素电极160:共享电极
310:光阻层700:光电装置
710:显示面板720:电子组件
A:遮光区B:半曝光区
Cl-Cl，、 C2-C2，:剖面线dl d6:膜层厚度
H:接触窗开口K:介电常数
L:光源M2:第二掩膜
PR—:负型光阻材料PV:保护层
S202、 S204、 S206、 S208、S210:步骤
具体实施例方式
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。图1A绘示本发明的一实施例的薄膜晶体管阵列基板的局部上视图。请参 照图1A，本实施例的薄膜晶体管阵列基板100例如包括一基板110、多条扫 描线120、多条数据线130、多个薄膜晶体管140、多个像素电极150以及多 个共享电极160。扫描线120、数据线130、薄膜晶体管140、像素电极150 以及共享电极160皆配置于基板110上为范例，但不限于此。其中，像素电 极150所存在的位置，还称为可视区。图1B绘示本发明的一实施例的薄膜晶体管的剖面图，且图1B为根据图 1A中沿剖面线C1-Cr的剖面图。请同时参照图1A及图1B，本实施例的薄膜 晶体管140包括一栅极t42、 一介电层144、 一半导体层146、 一源极148S以 及一漏极148D。其中，栅极142电性连接至扫描线120，源极148S电性连接 至数据线130，且漏极148D电性连接至像素电极150。请继续参照图1B，栅极142形成于基板110上，介电层144形成于基板 110上并覆盖栅极142，半导体层146形成于部份介电层144上，源极148S 及漏极148D则分别形成于半导体层146的部份区域上。较佳地，源极148S 及漏极148D分别形成于半导体层146的二端上。其中，介电层144可具有至 少一第一介电区块144H以及至少一第二介电区块144L。承上述，第一介电区块144H的介电常数(Dielectric Constant,简称K) 与第二介电区块144L的介电常数实质上不同，较佳地第一介电区块144H的 介电常数实质上可大于第二介电区块144L的介电常数。如图IB所示，由于 第二介电区块144L的介电常数较小，因此，当源极148S/漏极148D与栅极 142具有不同电位时，则源极148S/漏极148D与栅极142之间的电容效应可 变得较小。另一方面，第一介电区块144H的高介电常数可提升薄膜晶体管 140的开启电流。图2绘示本发明的薄膜晶体管阵列基板的制造方法流程图。请同时参照 图1A、图1B及图2，首先，在步骤S202中，于基板110上形成多条扫描线120以及多个与扫描线120连接的栅极142。再者，在步骤S204中，于基板110上形成介电层144，用以覆盖扫描线 120以与门极142。其中，介电层144包括多个第一介电区块144H以及多个 第二介电区块144L，且第一介电区块144H的介电常数实质上大于第二介电 区块144L的介电常数。然后，在步骤S206中，于栅极142上方的介电层144上形成半导体层146。 接着，在步骤S208中，于基板110上形成多条数据线130、多个源极148S 以及多个漏极148D，且源极148S与漏极148D覆盖于半导体层146的部分区 域上。较佳地，源极148S及漏极148D分别形成于半导体层146的二端上。 其中，位于第一介电区块144H上方的半导体层146未被源极148S与漏极148D 覆盖，而位于第二介电区块144L上方的半导体层146被源极14SS与漏极148D 覆盖。之后，在步骤S210中，于基板110上形成多个像素电极150，且各像素 电极150分别与其中一个漏极148D电性连接。值得注意的是，图2中的步骤不代表绝对的顺序性，以下实施例将搭配 图2以详细说明薄膜晶体管阵列基板100的制造方法的细节及步骤。第一实施例图3A 图3J绘示本发明的第一实施例的薄膜晶体管的制造流程的局部 剖面示意图。其中，图3A 图3J为完成图1B中的薄膜晶体管140的制作流 程剖面图。请先参照图3A，首先，于基板IIO上依序形成一第一导电层102 及一第一介电材料层144H'。承上述，利用第一掩膜(未绘示)对第一导电层102及第一介电材料层 144H'进行光刻蚀工艺。因此，第一导电层102及第一介电材料层144H'得以 图案化，以形成栅极142及部分第一介电材料层144H"，如图3B所示。其中， 栅极142的图案及部分第一介电材料层144H"实质上相同。实务上，第一导电层102例如是铝、金、铜、钼、铬、钛、银、锡、钕、铅、钨、钽、上述合金、上述氮化物、或其他合适的材料、或上述的组合，而第一介电材料层144H，可使用介电常数K约大于等于6且约小于25的介电 材料，例如氮化硅、氮化铝、氧化铝、氧化铍、或其他合适的材料、或上 述的组合。抑或，例如是以介电常数K约大于或约等于25的氮氧化硅铪 (HfSiON)、氧化钽(Ta205)、钛酸钡锶(BST)、钛酸锶(STO)、或上述的 组合...等介电常数较大的介电材料为范例，但不限于此，在其他实施例中还 是可以选用其它合适的材质。之后，请参照图3C，于基板110上形成牺牲材料层144S，，用以覆盖基 板110、栅极142及部分第一介电材料层144H"。接下来，请同时参照图3C 及图3D。如图3C所示，使用第二掩膜M2搭配牺牲材料层144S'对部分第一 介电材料层144H"进行光刻蚀工艺，以形成第一介电区块144H，如3D所示。在此需要说明的是，本实施例的第二掩膜M2为一半调式掩膜(HalfTone Mask, HTM)为范例，其可用来进行光刻蚀工艺以形成源极148S、漏极148D (绘示于图1A及图1B)的图案，其中区域A为遮光区，而区域B为半曝光 (Half Tone E邓osure)区。在其它实施例，还可用二道传统掩膜工艺来获得 相同的结果，或使用喷墨法、网版印刷法、或其它合适的方法来获得相同的 结果。此外，本实施例的牺牲材料层144S，例如是一负型光阻层，但不限于此， 还可使用正型光阻或其它感旋光性聚合物。请继续参照图3C及图3D，详言之，利用半调式的第二掩膜M2搭配负 型光阻层(牺牲材料层144S，)，用以图案化第一介电材料层144H，与牺牲材 料层144S'。因此，未被遮光区A遮蔽的部分牺牲材料层144S'在光源L照射 下，可形成第一介电区块144H的图案及牺牲图案144S。换句话说，第一介 电区块144H的图案及牺牲图案144S会与源极148S/漏极148D(绘示于图1A 及图1B)的图案互补。较特别的是，对应至半曝光区B的部份牺牲材料层144S' 会形成膜层厚度d2较小的牺牲图案144S，其余部分牺牲图案144S的膜层厚 度为di。然后请参照图3E，于基板110上形成第二介电材料层144L，，用以覆盖 第一介电区块144H与牺牲图案144S，而第二介电材料层144L'可采用介电常 数约小于6且大于0的介电材料，例如氧碳化硅(SiOC)、非晶硅(Amorphous Silicon,简称a-Si)、氮化硅、HSQ (hydrogen silsesquioxane)、氧化硅、氮氧 化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、有机硅玻璃、多孔硅化合物、 硅基高分子、MSQ (methylsilsesquioxane)、聚酰亚胺、硅聚酰亚胺、BCB (benzocyclobutenes)、或其它合适的材质、或上述的组合。其中，氧碳化硅 (SiOC, K约为2.5 3)、非晶硅(a-Si， K约为3)...等介电常数较小的介 电材料为较佳的选择，但仍不限于此。在其他实施例中还可使用其它合适的 材质、或上述的组合。再来请同时参照图3E及图3F。如图3E所示，进行掀离(Lift-off)工艺 以将牺牲图案144S (剩余的负型光阻层)移除，而在进行掀离工艺的同时， 牺牲图案144S及其上方的部分第二介电材料层144L'会同步被掀离，而在基 板110上形成第二介电区块144L，如图3F所示。由图3F可知，介电层144 (第一介电区块144H及第二介电区块144L)， 较佳地，可全面性地覆盖于基板110与栅极142上，且第一介电区块144H的 图案与第二介电区块144L的图案为互补图案。此外，第一介电区块144H的 介电常数实质上大于第二介电区块144L的介电常数。上述至此，具有第一介 电区块144H与第二介电区块144L的介电层144已大致制作完成。另夕卜，较 佳地，第一介电区块144H与第二介电区块144L的表面是位于同一平面为范 例，但不限于此。因掀离工艺的精确性，第二介电区块144L的表面有可能不 是与第一介电区块144H的表面位于同一平面，则可能是低于或高于第一介电 区块144H的表面，依其第二介电区块144L所沈积的厚度或掀离工艺的条件 (如进行掀离工艺的物质掀离时间、后续处理等)。而后请参照图3G，于栅极142上方的介电层144上形成半导体层146，。 值的一提的是，半导体层146'可由一通道层146a'以及一惨杂半导体层146b'以垂直排列所组成为范例，但不限于此，还可水平排列。其中，通道层146a' 的材料包括非晶硅为范例，但不限于此，还可包含单晶硅、微晶硅、多晶硅、 或其它合适的材料、或上述的组合，掺杂半导体层146b，的材料包括N型掺杂 非晶硅或P型掺杂非晶硅为范例，但不限于此，还可包含N型掺杂/P型掺杂 单晶硅、N型掺杂/P型掺杂微晶硅、N型掺杂/P型掺杂多晶硅、或其它合适 的材料、或上述的组合。在本实施例中，通道层146a'可用以作为源极148S 及漏极148D (绘示于图1B)之间的电子信道，掺杂半导体层146'则可降低 金属材料(例如源极148S/漏极148D的材料)与半导体材料(例如通道层146a， 的材料)之间的接触阻抗。接下来，便可在基板110上形成源极148S以及漏极148D，请同时参照 图3H及图31。具体来说，如图3H所示，在半导体层146'的上方形成一第二 导电层104，而第二导电层104的材料例如为铝、钼、钛、钕、金、银、铜、 锡、铅、铬、钽、上述氧化物、上述氮化物、上述的合金、其他合适的材料、 或上述的组合。然后，请参照图31，是利用半调式的第二掩膜M2搭配光阻 层310为范例，用以图案化第二导电层104与半导体层146'。在其它实施例， 还可利用仅具有穿透区及遮光区A的一般掩膜搭配光阻层310。值得注意的 是，对应至半曝光区B的部份光阻层310的膜层厚度d4比其余部分光阻层 310的膜层厚dl来的小。承上述，在以第二掩膜M2搭配光阻层310来进行光刻蚀工艺之后，便形 成源极148S、漏极148D及通道层146a，如图3J所示。由图3J得知，位于 第一介电区块144H上方的部份通道层146a未被源极148S与漏极148D覆盖， 而位于第二介电区块144L上方的掺杂半导体层146b被源极148S与漏极148D 覆盖。换句话说，较佳地，第二介电区块144L的图案会与源极148S/漏极148D 的图案实质上相同，但不限于此，第二介电区块144L的图案还可与源极148S/ 漏极148D的图案实质上不相同。至此，本发明的薄膜晶体管140已大致制作 完成。本实施例的薄膜晶体管140的介电层144可具有两种介电lg块，其中未 被源极148S/漏极148D所覆盖的第一介电区块144H的介电常数较大，因此 可使薄膜晶体管140的开启电流较高。而被源极148S/漏极148D所覆盖的第 二介电区块144L的介电常数较低，则可降低源极148S/漏极148D与栅极142
之间的寄生电容。
将本实施例的薄膜晶体管140应用于薄膜晶体管阵列基板100上，可使 薄膜晶体管阵列基板100具有更好的电性。以下将以第二实施例说明此薄膜 晶体管阵列基板100的结构及其制造方法，如图4A 图4L及图2所示。
第二实施例
图4A 图4L绘示本发明的第二实施例的薄膜晶体管阵列基板的制造流 程的局部剖面示意图，且图4A 图4L为根据图1A中沿剖面线C2-C2，的剖 面图。薄膜晶体管阵列基板100的栅极142、介电层144 (第」介电区块144H 及第二介电区块144L)、半导体层146、源极148S以及漏极148D的制作方 法与第一实施例的薄膜晶体管140类似，而其制作流程剖面如图4A 4J所示， 在此并不多加赘述。
顺便一提的是，如图1A及图4B所示，本实施例中的扫描线120及共享 电极160与第一实施例中的栅极142例如皆是第一导电层102,故较佳地可利 用第一掩膜(未绘示)于同一道工艺中完成扫描线120、共享电极160及多个 与扫描线120连接的栅极142的图案，但不限于此。因此，在图4D所示的工 艺阶段中(请同时搭配图1A来看)，可以定义出第一介电区块144H的图案， 例如共享电极160上方为第一介电区块144H。
同理，如图1A及图4J所示，本实施例中的数据线130与第一实施例中 的源极148S/漏极148D例如皆是第二导电层104。因此，较佳地可利用第二 掩膜M2(绘示于图41)于同一道工艺中完成数据线130与源极148S/漏极148D 的图案，但不限于此。也就是说，较佳地，第二介电区块144L的图案会与源 极148S/漏极148D及数据线130的图案实质上相同，但不限于此，第二介电区块144L的图案还可与源极148S/漏极148D及数据线130的图案实质上不 相同。
接下来，请参照图1A及图4K。本实施例在源极148S/漏极148D与数据 线130形成之后，还可形成一保护层PV，用以覆盖在源极148S/漏极148D与 数据线130上。其中，保护层PV具有一接触窗开口H，以暴露出漏极148D。 详细地说，保护层PV可为单层或多层结构，且其材质为有机材质(例如光 阻、苯并环丁烯、环烯类、聚酰亚胺类、聚酰胺类、聚酯类、聚醇类、聚环 氧乙垸类、聚苯类、树脂类、聚醚类、聚酮类、或其它材料、或上述的组合)、 无机材质(例如是氧化硅、氮化硅、氮氧化硅、其他适合的材质或上述的组 合)、或上述的组合。本实施例以无机材质的氮化硅为范例，但不限于此。
之后请参照图4L，形成像素电极150于保护层PV上，且像素电极150 通过接触窗开口 H而与漏极148D电性连接。实务上，形成像素电极150的 方法例如是以物理气相沈积(Physical Vapor Deposition, PVD)法的溅镀工艺 所形成。 一般而言，像素电极150的材质例如反射式(例如是金、银、铜、 锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧 化物、上述金属氮化物、或上述的组合)、透明导电(例如是铟锡氧化物、铟 锌氧化物、铟锡锌氧化物、氧化铪、氧化锌、氧化铝、铝锡氧化物、铝锌氧 化物、镉锡氧化物、镉锌氧化物或上述的组合)、或上述的组合。本实施例是 以透明性导电材质的铟锡氧化物为范例，但不限于此。上述至此，本发明的 薄膜晶体管阵列基板100已大致制作完成。
第三实施例
本实施例将以其他材料代替第一实施例中的负型光阻层(牺牲材料层 144S，，绘示图3C)，以下详述本实施例的薄膜晶体管140的制造过程。图 5A 图5G及图3G 图1F绘示本发明的第三实施例的薄膜晶体管的制造流程 的局部剖面示意图，且图5A 图5G及图3G 图3J为完成图1B中的薄膜晶 体管140的制作流程剖面图。请参照图5A，首先，于基板110上依序形成一第一导电层102、 一第一介电材料层144H'及一牺牲材料层144M'。
承上述，利用第一掩膜(未绘示)对第一导电层102、第一介电材料层 144H，及一牺牲材料层144M'进行光刻蚀工艺。因此，第一导电层102、第一 介电材料层144H'及一牺牲材料层144M'得以图案化，以形成栅极142、部 分第一介电材料层144H"及部分牺牲材料层144M"，如图5B所示。其中， 栅极142的图案、部分第一介电材料层144H"及部分牺牲材料层144M"实质 上相同。
实务上，第一导电层102例如是铝、金、铜、钼、铬、钛、银、锡、钕、 铅、钨、钽、上述合金、上述氮化物、或其他合适的材料、或上述的组合， 而第一介电材料层144H'可使用介电常数K约大于等于6且约小于25的介电 材料，例如氮化硅、氮化铝、氧化铝、氧化铍、或其它合适的材质、或上 述的组合。抑或，例如是以介电常数K约大于或约等于25的氮氧化硅铪 (HfSiON)、氧化钽(Ta205)、钛酸钡锶(BST)、钛酸锶(STO)、或上述的 组合...等介电常数较大的介电材料为范例，但不限于此，在其他实施例中还 是可以选用其它合适的材质。
然后请参照图5C及图5D。如图5C所示，于基板110上形成一层负型光 阻材料PR—为范例，用以覆盖基板110、栅极142、部分第一介电材料层144H" 及部份牺牲材料层144M"。在其它实施例中，还可使用正型光阻或其它感旋 光性聚合物。再利用第二掩膜M2搭配负型光阻材料PR—对栅极142、蚀刻后 的部分第一介电材料层144H"及部分牺牲材料层144M"进行光刻蚀工艺，便 可形成第一介电区块144H以及位于第一介电区块144H上方的牺牲图案 144M，如图5D所示。其中，牺牲图案144M包括一掩膜层，此掩膜层(掩 膜层)的材料例如是氮化硅(SiNx)。
在此需要说明的是，-本实施例的第二掩膜M2为一半调式掩膜(HTM) 为范例，其可用来进行光刻蚀工艺，以形成源极148S、漏极148D(绘示于图 1A及图1B)的图案，其中区域A为遮光区，而区域B为半曝光区。在其它实施例，还可用二道传统掩膜工艺来获得相同的结果，或使用喷墨法、网版 印刷法、或其它合适的方法来获得相同的结果。因此，本实施例在第二掩膜
M2与负型光阻材料PR—的搭配下，所形成的第一介电区块144H的图案及牺 牲图案144M的图案会与源极148S/漏极148D的图案互补。较特别的是，对 应至半曝光区B的部份负型光阻材料PR—膜层厚度为d6，其余部分负型光阻 材料PR—的膜层厚度为d5，而膜层厚度d6比膜层厚度d5小。
接着，对图5D中的负型光阻材料PR—进行去光阻工艺，如图5E所示。 再来，请参照图5F，于基板110上形成第二介电材料层144L，，用以覆盖基板 110、第一介电区块144H与牺牲图案144M，而第二介电材料层144L，可使用 介电常数约小于6且大于0的介电材料，例如:氧碳化硅(SiOC)、非晶硅(a-Si)、 氮化硅、HSQ (hydrogen silsesquioxane)、氧化硅、氮氧化硅、磷硅玻璃(PSG)、 硼磷硅玻璃(BPSG)、有机硅玻璃、多孔硅化合物、硅基高分子、MSQ (methylsilsesquioxane)、聚酰亚胺、硅聚酰亚胺、BCB (benzocyclobutenes)、 或其它合适的材质、或上述的组合。其中，氧碳化硅(SiOC， K约为2.5 3)、 非晶硅(a-Si， K约为3)...等介电常数较小的介电材料为较佳的选择。但仍 不限于此，在其他实施例中还可使用其它合适的材质、或上述的组合。
然后请同时参照图5F及图5G。如图5F所示，迸行掀离工艺以将牺牲图 案144M移除，而在进行掀离工艺的同时，牺牲图案144M及其上方的部分第 二介电材料层144L，会同步被掀离，而在基板110上形成第二介电区块144L， 如图5G所示。值得一提的是，在化学汽相沉积反应室(CVD chamber)中， 氮化硅(SiNx)比光阻中较不容易发生反应而使反应物残留在化学汽相沉积 反应室的内壁上。换句话说，本实施例采氮化硅(SiNx)作为牺牲图案144M 的材料，可有效提升化学汽相沉积反应室的洁净度。
由图5G可知，介电层144 (第一介电区块144H及第二介电区块144L)， 较佳地，可全面性地覆盖于基板110与栅极142上，且第一介电区块144H的 图案与第二介电区块144L的图案为互补图案。此外，第一介电区块144H的介电常数实质上大于第二介电区块144L的介电常数。上述至此，具有第一介 电区块144H与第二介电区块144L的介电层144己大致制作完成。另夕卜，较 佳地，第一介电区块144H与第二介电区块144L的表面是位于同一平面为范 例，但不限于此。因掀离工艺的精确性，第二介电区块144L的表面有可能不 是与第一介电区块144H的表面位于同一平面，则可能是低于或高于第一介电 区块144H的表面，依其第二介电区块144L所沈积的厚度或掀离工艺的条件 (如进行掀离工艺的物质掀离时间、后续处理等)。
接下来，形成半导体层146(包括通道层146a以及一掺杂半导体层146b)、 源极148S以及漏极148D的制作方法与第一实施例类似，可参见图3G 图 3J以了解其制造流程的剖面，在此不加以累述。如图3J所示，可知较佳地第 二介电区块144L的图案会与源极148S/漏极148D的图案与实质上相同，但 不限于此，第二介电区块144L的图案还可与源极148S/漏极148D的图案与 实质上不相同。至此，本发明的薄膜晶体管140已大致制作完成。
本实施例的薄膜晶体管140的介电层144为两种介电常数的介电区块所 组成，用以同时降低源极148S/漏极148D与栅极142之间的寄生电容以及提 高薄膜晶体管140的开启电流。此外，以氮化硅(SiNx)作为掩膜层的材料 来改善光阻对化学汽相沉积反应室造成的污染问题。
将本实施例的薄膜晶体管140应用于薄膜晶体管阵列基板100上，可使 薄膜晶体管阵列基板100具有更好的电性，还可减低工艺中产生不利于机台 的污染。以下将以第四实施例说明此薄膜晶体管阵列基板100的结构及其制 造方法，如图6A 图6M及图2所示。
第四实施例
图6A 6M绘示本发明的第四实施例的薄膜晶体管阵列基板的制造流程 的局部剖面示意图，且图6A 6M为根据图1A中沿剖面线C2-C2'的剖面图。 本实施例的薄膜晶体管阵列基板100的栅极142、介电层144 (第一介电区块 144H及第二介电区块144L)、半导体层146、源极148S以及漏极148D的形成方式与第三实施例的薄膜晶体管140的工艺方式相类似，其制作流程的剖 面如图6A 6K所示，在此并不多加赘述。
顺便一提的是，如图1A及图6B所示，本实施例中的扫描线120及共享 电极160与第三实施例中的栅极142例如皆是第一导电层102，故可利用第一 掩膜(未绘示)于同一道工艺中完成扫描线120、共享电极160及多个与扫描 线120连接的栅极142的图案。因此，在图6E所示的工艺阶段中(请同时搭 配图1A来看)，可以定义出第一介电区块144H的图案，例如共享电极160 上方的介电层144 (未绘示)为第一介电区块144H。
接下来，在基板110上形成保护层PV及像素电极150。本实施例的薄膜 晶体管阵列基板100的保护层PV及像素电极150的形成方式与第四实施例的 薄膜晶体管阵列基板100的工艺方式相类似，其制作流程的剖而如图6L及图 6M所示，在此并不多加赘述。上述至此，本发明的薄膜晶体管阵列基板IOO 已大致制作完成。
再者，必需说明的是，本发明上述实施例皆以第一介电区块144H的介电 常数实质上可大于第二介电区块144L的介电常数为规则，则在挑选时，较佳 地，可分别于第一介电区块144H所列的材质与第二介电区块144L所列的材 质之外，还可同时于第一介电区块144H所列的材质挑选出符合二者介电常数 实质上不同的材质即可。或者是，可同时于第二介电区块144L所列的材质挑 选出符合二者介电常数实质上不同的材质即可。 -
必需说明的是，本发明的图1A是以具有共享电极160配置于基板上，且 其具有至少一本体(未绘示)平行于扫描线120与多个延伸至本体且平行于 数据线130的延伸部(未绘示)为范例，但不限于此，还可仅包含一个延伸 部。而且，其本体与延伸部亦不限于此形状。此外，在其它实施例中，亦可 不包含共享电极160，则此时电容就由部份栅极线120、位于栅极线120上方 的电极(如像素电极150)与夹设二电极间的第一介电区块144H所构成，称 为电容在栅极在线(Csongate)。图7所绘示为本发明的一实施例的光电装置的示意图。请参照图7，光电 装置700包括显示面板710及与其电性连接的电子组件720。显示面板710包 含如上述实施例中所述的薄膜晶体管阵列基板100。
更进一来说，依照不同的显示模式、膜层设计以及显示介质作为区分， 显示面板710包括多种不同的类型。显示介质为液晶分子时，显示面板710 可以液晶显示面板。常见的液晶显示面板包括如穿透型显示面板、半穿透型 显示面板、反射型显示面板、彩色滤光片于主动层上(color filter on array)的 显示面板、主动层于彩色滤光片上(array on color filter)的显示面板、垂直配 向型(vertical alignment，VA) 显示面板、水平切换型(in plane switch, IPS) 显示面板、多域垂直酉己向型(multi-domain vertical alignment, MVA)显示面板、 扭曲向列型(twist nematic, TN)显示面板、超扭曲向列型(super twist nematic， STN) 显示面板、图案垂直配向型(patterned-silt vertical alignment, PVA)显 示面板、超级图案垂直配向型(super patterned-silt vertical alignment, S-PVA) 显示面板、先进大视角型(advance super view, ASV)显示面板、边缘电场切 换型(fringe field switching, FFS)显示面板、连续焰火状排列型(continuous pinwheel alignment, CPA)显示面板、轴对称排列微胞型(axially symmetric aligned micro-cell mode , ASM)显示面板、光学补偿弯曲排列型(optical compensation banded, OCB)显示面板、超级水平切换型(super in plane switching, S-IPS)显示面板、先进超级水平切换型(advanced super in plane switching, AS-IPS)显示面板、极端边缘电场切换型(ultra-fringe field switching ， UFFS)显示面板、高分子稳定配向型显示面板、双视角型(dual-view)显示 面板、三视角型(triple-View)显示面板、三维显示面板(three-dimensional) 或其它型面板、或上述的组合，还称为非自发光显示面板。若显示介质为电 激发光材料，则称为电激发光显示面板(如磷光电激发光显示面板、荧光 电激发光显示面板、或上述的组合)，还称为自发光显示面板，且其电激发 光材料可为有机材料、无机材料、或上述的组合，再者，上述材料的分子大小包含小分子、高分子、或上述的组合。若，显示介质同时包含液晶材料及
电激发光材料，则此显示面板称之为混合式(hybrid)显示面板或半自发光显
示面板o
另外，电子组件720包括如控制组件、操作组件、处理组件、输入组件、 存储元件、驱动组件、发光组件、保护组件、感测组件、检测组件、或其它 功能组件、或前述的组合。整体而言，光电装置700的类型包括可携式产品 (如手机、摄影机、照相机、笔记本电脑、游戏机、手表、音乐播放器、电 子信件收发器、地图导航器、数码相片、或类似的产品)、影音产品(如影音 放映器或类似的产品)、屏幕、电视、广告牌、投影机内的面板等。此外，本 发明提出一光电装置的制造方法，其包含上述实施例的显示面板的制造方法。
综上所述，利用本发明的薄膜晶体管阵列基板的制造方法，可使薄膜晶 体管的介电层具有两种介电常数。其中，高介电常数的介电区块可使薄膜晶 体管产生较高开启电流，而低介电常数的介电区块可降低栅极及源极/漏极的 间的电容效应。因此，薄膜晶体管具有良好的电性。将此薄膜晶体管应用于 显示面板中，则可提升显示面板的显示质量。此外，第三及第四实施例中， 例如以氮化硅(SiNx)，但不限于此，作为掩膜来完成介电层的制造，使化学 汽相沉积反应室遭受污染的问题获得改善，进而减低机台维护的成本。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种薄膜晶体管，配置于一基板上，其特征在于，该薄膜晶体管包括一栅极，形成于所述的基板上；一介电层，形成于基板上且覆盖所述的栅极，且该介电层具有至少一第一介电区块以及至少一第二介电区块；一半导体层，形成于部份所述的介电层上；以及一源极/漏极，分别形成于所述的半导体层的部分区域上，以使得位于所述的第一介电区块上方的半导体层未被所述的源极与漏极覆盖，而位于所述的第二介电区块上方的半导体层被所述的源极与漏极覆盖。
2. 如权利要求1所述的薄膜晶体管，其特征在于，所述的第一介电区块的 介电常数实质上大于所述的第二介电区块的介电常数。
3. 如权利要求1所述的薄膜晶体管，其特征在于，所述的介电层是全面性 地覆盖于所述的基板与栅极上。
4. 如权利要求1所述的薄膜晶体管，其特征在于，所述的第一介电区块的 图案以及所述的第二介电区块的图案互补。
5. 如权利要求1所述的薄膜晶体管，其特征在于，所述的源极以及漏极的 图案与所述的第二介电区块的图案实质上相同。
6. —种薄膜晶体管阵列基板，其特征在于，该阵列基板包括 一基板；多条扫描线，配置子所述的基板上； 多条数据线，配置于所述的基板上；多个权利要求1所述的薄膜晶体管，配置于所述的基板上，且各薄膜晶 体管电性连接于各扫描线及数据线；以及多个像素电极，配置于所述的基板上并与所述的其中一个漏极电性连接。
7. 如权利要求6所述的薄膜晶体管阵列基板，其特征在于，所述的第一介电区块的图案以及所述的第二介电区块的图案互补。
8. 如权利要求6所述的薄膜晶体管阵列基板，其特征在于，所述的源极以 及所述的漏极的图案与所述的第二介电区块的图案实质上相同。
9. 如权利要求6所述的薄膜晶体管阵列基板，其特征在于，所述的源极、 所述的漏极以及所述数据线的图案与所述的第二介电区块的图案实质上相同。
10. 如权利要求6所述的薄膜晶体管阵列基板，其特征在于，该阵列基板 还包括一共享电极，配置于所述像素电极下方，其中所述的第一介电区块配 置于所述的共享电极与所述像素电极之间。
11. 一种薄膜晶体管阵列基板的制造方法，其特征在于，该方法包括 于一基板上形成多条扫描线以及多个与所述扫描线连接的栅极；于所述的基板上形成一介电层，以覆盖所述扫描线以及所述栅极，其中 该介电层包括多个第一介电区块以及多个第二介电区块，且所述第一介电区块的介电常数实质上大于所述第二介电区块的介电常数； 于所述的栅极上方的所述的介电层上形成一半导体层； 于所述的基板上形成多条数据线、多个源极以及多个漏极，该源极与该漏极覆盖于所述的半导体层的部分区域上，以使得位于所述第一介电区块上方的该导体层未被该源极与漏极覆盖，而位于所述第二介电区块上方的半导体层被该源极与漏极覆盖；以及于所述的基板上形成多个像素电极，且各像素电极分别与其中一个漏极电性连接。
12. 如权利要求11所述的薄膜晶体管阵列基板的制造方法，其特征在于， 所述第一介电区块与所述第二介电区块的形成方法包括于所述的基板上依序形成一第一介电材料层以及一牺牲材料层； 图案化所述的第一介电材料层与所述的牺牲材料层，以形成所述第一介 电区块以及多个位于所述第一介电区块上的牺牲图案；于基板上形成一第二介电材料层，以覆盖所述第一介电区块与所述牺牲图案；以及移除所述牺牲图案，以使位于所述牺牲图案上的部分所述的第二介电材 料层被掀离而形成所述第二介电区块。
13. 如权利要求12所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述的牺牲材料层包括一负型光阻层，而图案化所述的第一介电材料层与所 述的牺牲材料层的方法包括使用一掩膜搭配所述的负型光阻层对所述的第一介电材料层进行一光刻 蚀工艺，以形成所述第一介电区块。
14. 如权利要求12所述的薄膜晶体管阵列基板的制造方法，其特征在于， 所述牺牲图案包括一掩膜层，而图案化所述的第一介电材料层与所述的牺牲 材料层的方法包括使用一掩膜搭配一光阻层对所述的第一介电材料层与所述的牺牲材料层 进行一光刻蚀工艺，以形成所述第一介电区块以及所述牺牲图案。
15. 如权利要求14所述的薄膜晶体管阵列基板的制造方法，其特征在于， 所述的掩膜层的材料包括氮化硅。
16. 如权利要求11所述的薄膜晶体管阵列基板的制造方法，其特征在于， 该方法还包括于所述像素电极下方形成一共享电极，其中所述的第一介电区 块配置于所述的共享电极与所述像素电极之间。
17. —种显示面板，其特征在于，该显示面板包含如权利要求1所述的薄 膜晶体管阵列基板。
18. —种光电装置，其特征在于，该光电装置包含如权利要求17所述的薄 膜晶体管阵列基板。
19. 一种显示面板的制造方法，其特征在于，该方法包含如权利要求ll所 述的薄膜晶体管阵列基板的制造方法。
20. —种光电装置的制造方法，其特征在于，该方法包含如权利要求19所 述的薄膜晶体管阵列基板的制造方法。
全文摘要
本发明提供一种薄膜晶体管、薄膜晶体管阵列基板、显示面板及光电装置。所述的薄膜晶体管，其配置于一基板上。此薄膜晶体管包括一栅极、一介电层、一半导体层、一源极以及一漏极。此外，介电层具有至少一第一介电区块以及至少一第二介电区块。栅极形成于基板上，介电层形成于基板上且覆盖栅极，半导体层则形成于部分介电层上。源极及漏极分别形成于半导体层的部分区域上，以使得位于第一介电区块上方的半导体层未被源极与漏极覆盖，而位于第二介电区块上方的半导体层被源极与漏极覆盖。因此，此薄膜晶体管具有良好的电性。
文档编号H01L21/768GK101299441SQ20081012569
公开日2008年11月5日 申请日期2008年6月20日 优先权日2008年6月20日
发明者朱庆云, 李豪捷 申请人:友达光电股份有限公司