精细图案化半导体器件的方法

专利名称：精细图案化半导体器件的方法
技术领域：
本发明总地涉及集成电路制造，更具体地，涉及一种精细图案化(fine patterning)半导体器4牛的方法。
背景技术：
期望集成电路(IC)的尺寸随着技术的进步而不断按比例缩小。集成电 路常规地根据光刻技术被图案化。然而，对于实现在纳米范围内的如此较小 的IC尺寸，光刻技术正达到极限。
例如，线条分辨率和线条边缘粗糙度受到光致抗蚀剂材料的聚合物分子 的大尺寸的限制。此外，高且细的光致抗蚀剂结构易于图案倒塌。
因此，如图1A、 1B、 1C、 1D、 1E和1F所示，已经出现采用分隔物的 双图案化技术(double patterning technology)以实现较小的IC尺寸。参照图 1A,将要被图案化的目标层102形成在半导体村底104上，例如形成在硅衬 底上。具有第一节距的第一掩^t图案106在目标层102上形成。其后在图1B 中， 一层分隔物材料108沉积在包括第一掩模图案106的侧壁和顶表面的^皮 暴露的表面上。
接着，参照图1C，分隔物材料108被各向异性地蚀刻以由保留在第一 掩^f莫图案106的侧壁处的分隔物材料108形成分隔物(spacer) 110。其后， 参照图1D，第二掩模材料112被趁式沉积以填充分隔物110之间的空间。 而且在图1E中，第二掩模材料112被向下蚀刻直到保留在分隔物IIO之间 的第二掩才莫材料112形成第二掩模图案114。接着，在图1F中，分隔物110 被去除使得最终掩模图案由第一掩模图案106和第二掩模图案114形成。这 样的最终掩膜图案106和114用于以这样的节距使目标层102图案化，该节 距为单独采用第一掩模图案106的节距的一半或单独采用第二掩模图案114 的节距的一半。
参照采用分隔物的反向图案化技术(reverse patterning technology)的图 2，在分隔物110在图1C中形成后，紧接着，第一掩模图案106被蚀刻掉从
5而只有分隔物110保留。保留的分隔物110用作用于图案化目标层102的最 终掩模图案。该最终掩模图案110具有为第一掩模图案106的节距的一半的节距。
然而，现有技术的双图案化工艺或反向图案化工艺具有高的制造成本、 长的制造时间以及在具有高的深宽比的开口中形成空隙(void)。因此， Miyagawa等人的美国专利No.7， 312， 158中公开了使用緩沖层以在形成最 终掩模图案中实现较好的节距。然而，在Miyagawa等人的专利中，围绕此 緩沖层的材料采用化学气相沉积(CVD)来沉积，化学气相沉积仍易于在具 有高的深宽比的开口中形成空隙。
因此，期望具有精细节距的能防止在具有高的深宽比的开口中形成空隙 的图案化。

发明内容
在根据本发明的集成电路制造期间的图案化方法中，第 一掩模结构的第 一图案被形成，緩沖层在第一掩模结构的暴露表面上形成。此外，第二掩模 结构的第二图案在第一掩模结构的侧壁处的緩冲层之间的凹陷(recess)中 形成。而且，第一掩模结构和第二掩模结构至少之一的每个通过旋涂各自的 材料形成。
在本发明的示例性实施例中，第一掩模结构和第二掩模结构每个都包括 各自的具有约85到约99重量百分比的碳的高含碳材料。在此情况下，形成 第 一掩模结构的步骤包括如下步骤旋涂有机化合物材料在半导体衬底上； 以及在从约300。C到约550。C的温度下加热有机化合物材料大约30秒到大约 300秒以形成硬化的有机化合物层。然后硬化的有机化合物层被图案化以形 成第一掩模结构。
在本发明的示例性实施例中，形成第 一掩模结构的步骤还包括在旋涂有 机化合物材料的步骤后，在从大约150。C到大约350。C的温度下加热有机化 合物材料大约60秒。在此情况下，硬化的有机化合物层通过光致抗蚀剂图 案图案化以形成第一掩模结构，光致抗蚀剂的第一节距大于第一掩模结构和 第二掩模结构之间的第二节距。
在本发明的另 一个实施例中，第 一掩模结构和第二掩才莫结构具有相同的 宽度，緩冲层的厚度基本上与第一掩模结构和第二掩模结构的宽度相同。在本发明的又一个实施例中，硬掩模层沉积在硬化的有机化合物层上， 光致抗蚀剂图案在硬掩模层上形成。硬掩模层的被暴露的区域被蚀刻以形成 硬掩模图案，硬化的有机化合物层通过硬掩模图案图案化以形成第 一掩模结构。
在本发明的另一个实施例中，形成第二掩模结构的步骤包括旋涂有机 化合物材料在緩冲层上；以及在从大约30(TC到大约550。C的温度下加热有 机化合物材料从大约30秒到大约300秒以形成硬化的有机化合物层。此外， 硬化的有机化合物层的部分被蚀刻掉直到保留设置在第一掩模结构的侧壁 处的緩沖层之间的凹陷中的硬化的有机化合物层的部分，从而形成第二掩模 结构。此外，在旋涂有机化合物材料的步骤后，有机化合物材料在从大约 150。C到大约350。C的温度下一皮加热大约60秒。
在本发明的又一个实施例中，緩冲层的未设置在第二掩才莫结构下方的部 分被蚀刻掉。此外，设置在第一掩模结构和第二掩模结构之下的硬掩模层被 图案化，从而硬掩模层的设置在第 一掩模结构和第二掩模结构下方的部分被 保留以形成硬掩模图案。此外，第一掩模结构和第二掩模结构采用灰化工艺 (ashing process )和/或录'J离工艺(stripping process )净皮同时去除。
在本发明的另一个实施例中，当图案化第一掩冲莫结构时，部分深度的硬 掩模层的暴露部分被蚀刻掉。緩冲层被沉积在第一掩模结构的暴露部分和硬 掩模层的暴露部分上。
在本发明的又一个实施例中，设置在硬掩模图案下的至少一个目标层被 图案化。例如，至少一个目标层包括半导体衬底。可选地，至少一个目标层 包括导电材料。
在本发明的另一个实施例中，第一掩冲莫结构设置在硬掩模层的保留部分 上，第二掩模结构设置在緩冲层和硬掩模层的保留部分上。此外，顶硬掩模 层在第一掩模结构上方被图案化，第一掩模层上方的顶硬掩模层的第一顶高 度基本上与第二掩模结构的第二顶高度相同。
在本发明的又一个实施例中，第 一掩模结构和第二掩模结构每个都被形 成为具有大于緩冲层的厚度的相同的初始宽度。此外，第一掩模结构和第二 掩模结构的侧壁在蚀刻緩沖层期间都被蚀刻掉，从而第一掩模结构和第二掩 模结构每个都具有小于初始宽度的最终宽度。
才艮据在根据本发明的另 一个实施例的集成电路制造期间的图案化方法，第 一掩模结构的第 一 图案被形成，緩冲层在第 一掩模结构的暴露表面上形 成。此外，第二掩模结构的第二图案在第一掩模结构的侧壁处的緩冲层之间 的凹陷中形成。第一掩模结构和第二掩模结构每个都包括各自的含碳材料。
例如，每个各自的含碳材料具有从大约85到约99重量百分比的碳。可 选地，第一掩模结构和第二掩模结构都包括基本上相同的高含碳材料。
在本发明的示例性实施例中，第一掩才莫结构和第二掩才莫结构具有相同的 蚀刻选择性。
在本发明的又一个实施例中，第一掩模结构和第二掩模结构每个都具有 与緩冲层的厚度基本上相等的宽度。可选地，第一掩4莫结构和第二掩才莫结构 每个都具有大于缓冲层的厚度的宽度。
如此，目标层被图案化为具有根据常规光刻可能的获得节距的一半的节 距。此外，第一掩模结构和第二掩模结构通过旋涂高含碳材料形成以避免在 具有高的深宽比的开口中形成空隙。此外，第一掩模结构和第二掩模结构可 以通过灰化和剥离去除。因此，具有小尺寸的集成电路结构的图案化以低的 成本和减少的空隙形成而实现。
通过考虑在附图中示出的本发明的以下详细描迷，本发明的这些和其他 的特征以及优点将被更好地理解。


图1A、 1B、 1C、 1D、 1E和1F示出根据现有技术，采用分隔物的双图 案化期间的截面图2示出根据现有技术，采用分隔物的反向图案化期间的截面图3A、 3B、 3C、 3D、 3E、 3F、 3G、 3H、 31和3J示出根据本发明的第 一实施例，采用緩冲层和旋涂材料的图案化期间的截面图4和5示出根据本发明的实施例，用于旋涂图3A和图3F中的高含碳 材料的步骤的流程图6A、 6B、 6C、 6D、 6E、 6F、 6G和6H示出根据本发明的第二实施 例，在采用緩冲层和旋涂材料的图案化期间的截面图7A、 7B、 7C、 7D、 7E和7F示出根据本发明的第三实施例，在采用 緩冲层和旋涂材料的图案化浅沟槽隔离结构期间的截面这里参照的附图是为了图解的清楚，并不必按比例画出。在图1A、 1B、
81C、 1D、 1E、 1F、 2、 3A、 3B、 3C、 3D、 3E、 3F、 3G、 3H、 31、 3J、 4、 5、 6A、 6B、 6C、 6D、 6E、 6F、 6G、 6H、 7A、 7B、 7C、 7D、 7E和7F中，相
同的附图标记指代具有相同的结构和/功能的元件。
具体实施例方式
根据本发明的第一实施例，图3A、 3B、 3C、 3D、 3E、 3F、 3G、 3H、 31和3J示出用于采用緩冲层和旋涂材料图案化目标层202以避免形成空隙 的截面图。
参照图3A,目标层202沉积在诸如硅衬底的半导体衬底204上。目标 层202可以包括导电材料例如掺杂的多晶硅或堆叠的掺杂多晶硅和金属硅化 物，用于从目标层202图案化栅极电极。可选地，目标层202可以包括金属 例如鴒、铝或金属合金，用于从目标层202图案化位线。当期望衬底204被 图案化时，本发明还可以实践为省略目标层202。
进一步参照图3A，第一硬掩模层206在目标层202上形成。第一硬掩 掩模层206和目标层202由相对于预定蚀刻溶液或预定蚀刻气体具有不同的 蚀刻选择性的各自的材料形成。例如，第一硬掩模层206包括等离子体增强 氧化物(PEOX， plasma enhanced oxide )、热氧化物、化学气相沉积(CVD) 氧化物、非掺杂的硅酸盐玻璃(USG， undoped silicate glass )或高密度等离 子体(HDP，high density plasma)氧化物之一。可选地，第一硬掩模层206包 括氮化物材料例如氮氧化硅(SiON)、氮化硅(SiN)、硅硼氮化物(SiBN) 或氮化硼(BN)。
参照图3A,第一旋涂层208在第一硬掩模层206上形成。在本发明的 示例性实施例中，第一旋涂层208由包括芳香环(aromatic ring)的碳氢化 合物或包括其衍生物的有机化合物构成。例如，第一旋涂层208由具有诸如 苯基、苯或萘的芳香环的有机化合物构成。根据本发明示例性实施例，在任 何情况下，第一旋涂层208包括具有约85到约99重量百分比的碳的高含碳 材料。
根据本发明示例性实施例，根据图4的流程图的步骤，第一旋涂层208 在第一硬掩^^莫层206上形成。参照图3A和4，在本发明的示例性实施例中， 有机化合物材料被旋涂到第一硬掩模层206上并具有约1000埃到约1500埃 的厚度(图4的步骤S210)。接着，进行第一烘烤用于将有机化合物材料加
9热到从约150。C到约350。C的温度大约60秒以形成第一旋涂层208,也就是 第一高含碳层(图4的步骤S212 )。此加热硬化了第一旋涂层208的有机化 合物材料。
其后，通过将第一高含碳层208再次加热到从大约300。C到大约550°C 的温度、加热大约30秒到大约300秒，进行第二烘烤以进一步硬化第一高 含碳层208 (图4的步骤S214)。进一步硬化了第一高含碳层208的第二烘 烤有利于在接下来进行的在400°C或更高的温度下的高温工艺期间防止对第 一高含碳层208的不良影响。
接着，参照图3B，第二硬掩模层216在第一高含碳层208上形成。此 外，本发明可以实践为在第二硬模层216上形成抗反射层(在图3B中未示 出)。然而，当第二硬掩模层216由抗反射材料例如通过旋涂沉积的含硅和 碳的有机层构成时，不形成抗反射层。可选地，第二硬掩模层216由通过化 学气相沉积(CVD)沉积的氮氧化硅(SiON)构成。
参照图3B，以2xp的节距(pitch),由光致抗蚀剂结构219构成的光 致抗蚀剂图案形成在第二硬掩模层216上，其中P为将要通过目标层202图 案化的结构的期望节距。每个光致抗蚀剂结构219都具有大于或等于将要通 过目标层202图案化的结构的期望宽度的第 一宽度Wl 。
其后，参照图3C，第二硬掩模层216和第一高含碳层208的暴露部分 被蚀刻掉从而形成第一高含碳结构(即，第一掩模结构)208a和第二硬掩模 结构216a。光致抗蚀剂图案219在此蚀刻期间被完全地去除，第二硬掩模结 构216a可以在此蚀刻期间;陂部分地或完全地去除。第一高含碳结构208a具 有2 x p的节距。第二硬掩才莫结构216a可以在图案化第一掩模结构208a期 间用作蚀刻掩模。
接着，参照图3D，第一硬掩模层206的暴露部分被部分地蚀刻到深度d 从而暴露出第一硬掩模层206的凹陷底表面217。在本发明的可选实施例中， 第 一硬掩模层206可以包括具有不同蚀刻选择性的上层和下层。在此情况下， 上层被形成为具有厚度d,上层的暴露部分将被蚀刻掉。
其后，参照图3E，緩冲层218在第二硬掩模结构216a、第一高含碳结 构208a和第一硬掩模层206的被暴露的表面上形成。緩冲层218被沉积为 具有均匀的厚度Dl,其基本上等于本发明的一个实施例中的图3D的厚度d。 缓冲层218可以是通过原子层沉积(ALD)形成的氧化物。具有第二宽度W2的开口 220在緩冲层218的部分之间形成。在本发明的示例性实施例中， W1=W2=D1。在此情况下，Wl、 W2和D1每个为图3D的2xp的1/4。
接着，参照图3F，第二旋涂层222被形成以填充开口 220以及在緩沖 层218上。在本发明的示例性实施例中，第二旋涂层222由包括芳香环的碳 氢化合物或包括其衍生物的有机化合物构成。例如，第二旋涂层222由具有 例如苯基、苯或萘的芳香环的有机化合物构成。根据本发明的示例性实施例， 在任何情况下，第二旋涂层222包括具有约85到约99重量百分比的碳的高 含碳材料。
根据本发明的示例性实施例，根据图5的流程图的步骤，第二旋涂层222 在緩沖层218上形成。参照图3F和5，在本发明的示例性实施例中，有机 化合物材料被旋涂到緩冲层218上并具有约1000埃到约1500埃的厚度(图 5的步骤S224)。接着，进行第一烘烤用于将有机化合物材料加热到从约150 。C到约35(TC的温度大约60秒以形成也就是第二高含碳层的第二旋涂层222 (图5的步骤S226 )。此加热硬化了第二旋涂层222的有机化合物材料。
其后，通过再次将第二高含碳层222加热到约300。C到约550。C的温度、 约30秒到约300秒，进行第二烘烤以进一步硬化第二高含石友层222 (图5 的步骤S228)。此第二烘烤进一步硬化了第二高含-友层222，这样有利于在 接下来的在400。C或更高温度下进行的高温工艺期间防止对第二高含碳层 222的不良影响。
接着，参照图3G，第二高含碳层222的顶部通过湿法蚀刻工艺或者回 独(etchback)工艺蚀刻掉直到緩冲层218的顶部#1暴露。因此，第二高含 碳结构(即，第二掩模结构)230由第二高含碳材料222保留在开口 220内 的部分形成。
其后，参照图3H，通过第二高含碳结构230用作蚀刻掩模，緩沖层218 被各向异性蚀刻直到第一硬掩模层206的凹陷底表面217被暴露。因此，由 緩沖层218的保留部分构成的緩冲结构232在第二高含碳结构230下方形成。
参照图3D、 3E和3H，在本发明的实施例中，因为緩冲层218的厚度 Dl等于图3D的深度d,所以第二硬掩模结构216a和第二高含碳结构230 具有相同的顶高度。此外，注意到，通过在各向异性蚀刻緩沖层218期间适 当地设置蚀刻特性，第一高含碳结构208a和第二高含碳结构230的宽度可 以被控制为具有图3C的宽度W1或小于W1的宽度。接着，参照图31，第一硬掩模层206的暴露部分被各向异性蚀刻掉直到 目标层202的部分被暴露。由此，第一硬掩模图案234由保留在緩沖结构232 下方的和在第一高含碳结构208a下方的第一硬掩模层206的部分形成。
其后参照图3J，目标层202的暴露部分被各向异性蚀刻掉从而形成目标 图案结构202a。在目标层202的各向异性蚀刻中，第一高含^f友结构208a、 第二硬掩模结构216a、第二高含碳结构230、缓冲结构232和第一硬掩模图 案234用作蚀刻掩模。
然而，参照图3J,第二硬掩模结构216a、第一高含碳结构208a和第二 高含碳结构230在目标层202的图案化期间被蚀刻掉。参照图3J，目标图案 结构202a形成为具有图3C的节距2 x p的1/2的节距P,每个目标图案结构 202a具有小于或等于图3C中的初始宽度Wl的各自的最终宽度W3。参照 图3J，如果省略目标层202，通过第一高含碳结构208a、第二硬掩;f莫结构 216a、第二高含碳结构230、緩冲结构232和第一硬掩模图案234用作蚀刻 掩模，衬底204可以被图案化。
根据本发明的第二实施例，图6A、 6B、 6C、 6D、 6E、 6F、 6G和6H 示出采用緩冲层和旋涂材料的图案化目标层302的截面图。
参照图6A，目标层302在半导体衬底304上形成，半导体衬底304可 以是硅衬底。此外，第一硬掩模层306在目标层302上形成，第一旋涂层308 在第一硬掩模层306上形成，第二硬掩模层316在第一旋涂层308上形成。
而且，由光致抗蚀剂结构319构成的光致抗蚀剂图案在第二硬掩^t层 316上形成，每个光致抗蚀剂结构319具有宽度W4。图6A中的第一硬掩才莫 层306、第一高含碳层308和第二硬4务模层316分别类似于图3B中的第一 硬掩模层206、第一高含碳层208和第二硬掩模层216所描述地而形成。例 如，图6B的第一旋涂层308类似于图3B的第一高含碳层208，两者根据图 4的流程图类似地形成。
接着，参照图6B，第二硬掩才莫层316和第一高含碳层308的暴露部分 被蚀刻掉从而形成第一高含碳结构(也就是第一掩模结构)308a和第二硬掩 模结构316a。光致抗蚀剂图案319在此蚀刻期间被完全地去除，第二硬掩模 结构316a可以在此蚀刻期间被部分地或完全地去除。
参照图6B，第一硬掩模层306的暴露部分被部分地向下蚀刻到深度d 从而暴露出第一硬掩模层306的凹陷底表面317。在本发明的示例性实施例中，深度d小于第一高含碳结构308a的宽度W4。在本发明的可选实施例中， 可以省略蚀刻深度d的第 一硬掩模层306的工艺。
其后，参照图6C，緩冲层318在第二硬掩模结构316a、第一高含碳结 构308a和第一硬掩模层306的被暴露的表面上形成。緩冲层318沉积为具 有均匀的厚度t，其基本上等于本发明的一个实施例中的图6B的深度d。緩 冲层318可以是通过原子层沉积(ALD)形成的氧化物。具有宽度W5的开 口 320在緩冲层318的部分之间形成。在本发明的示例性实施例中，W4-W5， 并且t基本上小于W4和W5的每个，t比W4和W5的每个小约1.5倍到约 10倍。
接着，参照图6D，第二旋涂层322被形成以填充开口 320以及在缓沖 层318上。在本发明的示例性实施例中，图6D的第二旋涂层322类似于图 3F的第二旋涂层222，两者参照图5的流程图类似地形成。
其后，参照图6E,第二高含碳层322的顶部通过湿法蚀刻工艺或者回 蚀工艺被蚀刻掉直到緩冲层318的顶部被暴露。因此，第二高含碳结构(也 就是第二掩模结构)330由第二高含碳材料322保留在开口 320内的部分形 成。
接着，参照图6F,緩沖层318的顶部被各向异性蚀刻。参照图6G,通 过第二高含碳结构330用作蚀刻掩模，緩冲层318的暴露部分被各向异性蚀 刻直到第一硬掩模层306的凹陷底表面317被暴露。因此，由緩冲层318的 保留部分构成的緩冲结构332在第二高含碳结构330下方形成。
参照图6F和6G，如果緩沖层318和第一硬掩模层306由相同的材料或 具有在蚀刻緩沖层318期间的基本上相同的蚀刻选择性的材料构成，那么第 一硬掩模层306在緩沖层318的各向异性蚀刻期间被原位地蚀刻。因此，第 一硬掩模层306的暴露部分也被各向异性蚀刻掉直到目标层302的部分被暴 露。因此在图6G中，第一硬掩模图案334由第一硬掩模层306的保留在緩 冲结构332下方和在第一高含碳结构308a下方的部分形成。
此外在图6G中，第一高含碳结构308a的每个具有宽度W6，第二高含 碳结构330的每个具有各自的宽度W7。在图6G中，通过緩沖层318和第 一硬掩模层306的各向异性蚀刻期间设置蚀刻条件，宽度W6和W7的每个 可以被控制。例如，在緩沖层318的各向异性蚀刻期间，图6G中的宽度 W6和W7的每个通过蚀刻暴露的侧壁从减小图6F的宽度W4和W5而得到。
13此外，图6G的开口 320的新宽度tl通过增加图6F的开口 320的宽度t而得到。
其后，参照图6H,目标层302的暴露部分被各向异性蚀刻掉从而形成 目标图案结构302a。在目标层302的各向异性蚀刻中，第一高含石友结构308a、 第二硬掩模结构316a、第二高含碳结构330、緩沖结构332和第一硬掩模图 案334用作蚀刻掩模。
然而，参照图6H,第二硬掩才莫结构316a、第一高含^^结构308a和第二 高含碳结构330在目标层302的图案化期间被蚀刻掉。参照图6H，目标图 案结构302a形成为比图6A的光致抗蚀剂结构319更密集。参照图6H,如 果省略目标层302,通过第一高含碳结构308a、第二硬掩模结构316a、第二 高含碳结构330、緩沖结构332和第一硬掩模图案334用作蚀刻掩才莫，衬底 304可以被图案化。
才艮据本发明的第三实施例，图7A、 7B、 7C、 7D、 7E和7F示出在采用 緩沖层和旋涂材料图案化浅沟槽隔离结构期间的截面图。
参照图7A，焊垫氧化物膜403在半导体村底404上形成，半导体衬底 404可以是硅衬底。此外，氮化物层402在焊垫氧化物膜403上形成。其后， 第一硬掩模层406在氮化物层402上形成，第一旋涂层408在第一硬掩模层 406上形成。第二硬掩模层416在第一旋涂层408上形成。
图7A中的第一硬掩模层406、第一高含碳层408和第二硬掩模层416 分别类似于图3B中的第一硬掩模层206、第一高含碳层208和第二硬掩模 层216所描述地而形成。例如，图7A的第一旋涂层408类似于图3B的第 一高含碳层208，两者根据图4的流程图类似地形成。
其后，参照图7B，第二硬掩模层416和第一高含碳层408被图案化以 形成第二硬掩模结构416a和第一高含碳结构(也就是第一掩才莫结构)408a。 此外在类似于图31的图7B中，第二高含碳结构(也就是第二掩模结构)430 通过图案化从根据图5类似形成的第二高含碳层而形成。在类似于图31的 图7B中，由緩冲层的保留部分构成的緩冲结构432在第二高含碳结构430 下方形成。
接着，参照类似于图31的图7C,第一硬掩模层406的暴露部分也被各 向异性蚀刻掉直到氮化物层402的部分被暴露。因此，第一硬掩冲莫图案434 由第一硬掩模层406的保留在緩冲结构432下方和在第一高含碳结构408a下方的部分形成。
其后，参照类似于图3J的图7D，氮化物层402的暴露部分被各向异性 蚀刻掉从而形成氮化物图案结构402a。在氮化物层402的各向异性蚀刻中， 第一高含碳结构408a、第二硬掩模结构416a、第二高含碳结构430、緩冲结 构432和第一硬掩^f莫图案434用作蚀刻掩模。然而，参照图7C和7D，第二 硬掩模结构416a、第一高含碳结构408a、第二高含碳结构430、緩冲结构 432和第一硬掩模图案434在图案化氮化物层402期间被蚀刻掉。
接着参照图7E，焊垫氧化物膜403和半导体衬底404的暴露部分^皮蚀 刻掉以形成浅沟槽隔离(STI)开口 405。其后，参照图7F， STI开口 405 被绝缘材料填充从而形成浅沟槽隔离(STI)结构450。
如此，目标层202、 302或半导体衬底404 ^^图案化为具有#4居传统光 刻可能获得的初始节距的一半的较好的最终节距。此外，第一高含碳结构和 第二高含碳结构是由旋涂各自的高含碳材料形成的第 一掩模结构和第二掩 模结构，从而避免在具有高的深宽比的开口中形成空隙。此外，该第一掩模 结构和第二掩模结构可以包括相同的高含碳材料，并可以通过灰化或剥离被 同时去除，剥离是低成本且有效的去除工艺。因此，具有小尺寸的集成电路 结构的图案化以低的成本和减少的空隙形成而实现。
上述仅通过示例的方式并不是为了限制。因此，这里所示出和描述的元 件或任何材料的任何尺寸和数目只是通过示例的方式。本发明仅由下面的权 利要求及其等同物中所限定的而限定。
本申请要求于2008年1月7日提交到韩国知识产权局(KIPO)的韩国 专利申请第10-2008-0001824号以及于2008年4月2日提交到韩国知识产权 局的韩国专利申请第10-2008-0030784号的优先权，二者的公开通过引用的 方式整体并入本文中。
1权利要求
1.一种在集成电路制造期间的图案化方法，所述方法包括形成第一掩模结构的第一图案；在所述第一掩模结构的暴露表面上形成缓冲层；以及在所述第一掩模结构的侧壁处的所述缓冲层之间的凹陷中形成第二掩模结构的第二图案；其中所述第一掩模结构和所述第二掩模结构至少之一的每个通过旋涂各自的材料形成。
2. 如权利要求1所述的方法，其中所述第一掩模结构和所述第二掩模结 构每个都包括各自的高含碳材料，其具有从大约85到大约99重量百分比的碳。
3. 如权利要求2所述的方法，其中形成所述第一掩模结构的步骤包括 旋涂有机化合物材料在半导体衬底上；在从大约300。C到大约550。C的温度下加热所述有机化合物材料从大约 30秒到大约300秒以形成硬化的有机化合物层；以及图案化所述硬化的有机化合物层以形成所述第 一掩模结构。
4. 如权利要求3所述的方法，其中形成所述第一掩模结构的步骤还包括在旋涂所述有机化合物材料的步骤后，在从大约15(TC到大约35(TC的 温度下加热所述有机化合物材料大约60秒。
5. 如权利要求4所述的方法，其中所述硬化的有机化合物层通过光致抗 蚀剂图案被图案化以形成所述第 一掩模结构，其中所述光致抗蚀剂的第 一节 距大于所述第一掩模结构和所述第二掩模结构之间的第二节距。
6. 如权利要求5所述的方法，其中所述第一掩模结构和所述第二掩模结构具有相同的宽度，所述緩沖层的厚度基本上与所述第一掩模结构和所述第 二掩模结构的宽度相同
7. 如权利要求3所述的方法，还包括 在所述硬化的有机化合物层上方沉积硬掩模层； 在所述硬掩^f莫层上形成光致抗蚀剂图案；蚀刻所述硬掩模层的被暴露区域以形成硬掩模图案；以及通过所述硬掩模图案图案化所述硬化的有机化合物层以形成所述第一掩模结构。
8. 如权利要求2所述的方法，其中形成所述第二掩模结构的步骤包括旋涂有机化合物材料在所述緩沖层上；在从大约300。C到大约550。C的温度下加热所述有机化合物材料从大约30秒到大约300秒以形成硬化的有机化合物层；以及蚀刻掉部分所述硬化的有机化合物层直到所述硬化的有机化合物层的设置在所述第 一掩模结构的侧壁处的所述緩沖层之间的所述凹陷中的部分被保留，从而形成所述第二掩模结构。
9. 如权利要求8所述的方法，其中形成所述第二掩才莫结构的所述步骤还包括在旋涂所述有机化合物材料的步骤后，在从大约150。C到大约350。C的温度下加热所述有机化合物材料大约60秒。
10. 如权利要求1所述的方法，还包括蚀刻掉所述緩沖层的未设置在所述第二掩模结构下方的部分。
11. 如权利要求IO所述的方法，还包括图案化设置在所述第 一掩模结构和所述第二掩模结构之下的硬掩模层，使得所述硬掩模层的设置在所述第一掩模结构和所述第二掩模结构下方的部分被保留以形成硬掩模图案。
12. 如权利要求11所述的方法，还包括采用灰化工艺和/或剥离工艺同时去除所述第一掩模结构和所述第二掩模结构。
13. 如权利要求11所述的方法，还包括当图案化所述第一掩模结构时，蚀刻掉部分深度的所述硬掩模层的暴露部分，其中所述缓沖层沉积在所述第 一掩模结构的暴露部分和所述硬掩模层的暴露部分上。
14. 如权利要求11所述的方法，还包括图案化设置在所述硬掩模图案下方的至少一个目标层。
15. 如权利要求14所述的方法，其中所述至少一个目标层包括半导体衬底。
16. 如权利要求14所述的方法，其中所述至少一个目标层包括导电材料。
17. 如权利要求IO所述的方法，其中所述第一掩模结构设置在所述硬掩模层的保留部分上方，所述第二掩模结构设置在所述緩沖层和所述硬掩模层的保留部分上。
18. 如权利要求17所述的方法，其中顶硬掩模层在所述第一掩模结构上方被图案化，所述第 一掩模层上方的所述顶硬掩模层的第 一顶高度基本上与所述第二掩模结构的第二顶高度相同。
19. 如权利要求1所述的方法，还包括使所述第一掩模结构和所述第二掩模结构的每个形成为具有相同的初始宽度，其大于所述緩沖层的厚度；以及在蚀刻所述緩冲层期间蚀刻掉所述第 一掩模结构和所述第二掩模结构的侧壁使得所述第一掩模结构和所述第二掩模结构每个都具有小于所述初始宽度的最终宽度。
20. —种在集成电路制造期间的图案化方法，所述方法包括形成第 一掩模结构的第 一 图案；在所述第一掩模结构的暴露表面上形成緩沖层；以及在所述第 一 掩模结构的侧壁处的所述緩冲层之间的凹陷中形成第二掩模结构的第二图案；其中所述第一掩模结构和所述第二掩模结构的每个都包括各自的含碳材料。
21. 如权利要求20所述的方法，其中每个各自的含碳材料具有从大约85到大约99重量百分比的^f灰。
22. 如权利要求20所述的方法，其中所述第一掩模结构和所述第二掩沖莫结构都包括基本相同的高含碳材料。
23. 如权利要求20所述的方法，其中所述第一掩模结构和所述第二掩沖莫结构具有相同的蚀刻选择性。
24. 如权利要求20所述的方法，其中所述第一掩才莫结构和所述第二掩模结构每个都具有与所述緩沖层的厚度基本相等的宽度。
25. 如权利要求20所述的方法，其中所述第一掩才莫结构和所述第二掩模结构每个都具有比所述緩冲层的厚度大的宽度。
全文摘要
本发明提供了一种精细图案化半导体器件的方法。为了在集成电路制造期间图案化，第一掩模结构的第一图案被形成，缓冲层在第一掩模结构的暴露表面上形成。此外，第二掩模结构的第二图案在第一掩模结构的侧壁处的缓冲层之间的凹陷中形成。而且，第一掩模结构和第二掩模结构通过旋涂各自的高含碳材料形成。该第一掩模结构和第二掩模结构以比传统的光刻更好的节距图案化目标层。
文档编号H01L21/00GK101494161SQ20081017101
公开日2009年7月29日 申请日期2008年10月31日 优先权日2008年1月7日
发明者尹东基, 李时镛, 田炅烨, 车知勋, 金明哲 申请人:三星电子株式会社