形成半导体器件的精细图案的方法

专利名称：形成半导体器件的精细图案的方法
技术领域：
本发明整体涉及一种形成半导体器件的精细图案的方法。
背景技术：
由于信息媒介例如计算机的普及，半导体器件技术已经得到快 速发展。半导体器件需要高速操作且具有高的存储容量。结果，要求 半导体器件的制造技术制造出具有更高集成度、可靠性和数据存取特 性的高容量存储元件。
为了提高器件的集成度，己经发展出光刻技术以形成精细图案。
光刻技术包括使用诸如ArF (193 nm)和VUV (157 nm)等化学增 幅型深紫外光(DUV)光源的曝光技术、以及将适合于曝光光源的 光阻材料显影的技术。
随着半导体器件变小，在光刻技术中控制图案线宽的临界尺寸
是重要的。通常，半导体器件的处理速度决定于图案线宽的临界尺寸。 例如，随着图案线宽减少，处理速度增加，从而改进器件性能。
然而，在使用具有小于1.2的一般数值孔径的ArF曝光器的光 刻方法中，借助于单曝光方法难以形成小于40 nm的线/距图案。
为了提高光刻技术的分辨率和扩展工序裕量(process margin)， 已经发展出双重图案化技术。双重图案化技术包括如下工序利用两 个掩模将涂布有光阻剂的晶片分别曝光，然后显影，从而获得复杂图 案、密集图案或隔离图案。
因为双重图案化技术使用两个掩模进行图案化，因此制造成本 和周转周期(turn-around-time)高(长)于使用单个掩模的单图案化 技术，于是产出量降低。当在单元区中形成节距小于曝光器的分辨率 极限的图案时，虚像会重叠。结果，双重图案化技术无法获得所要的 图案。在对准过程中，会产生覆盖对准不良。

发明内容
本发明的各种实施例旨在提供一种形成节距小于曝光器的分辨 率极限的半导体器件的精细图案的方法。
根据本发明的实施例， 一种形成半导体器件的精细图案的方法 包括在具有底层的半导体基板上面形成包括第一、第二和第三掩模 薄膜的层叠层；在第三掩模薄膜上面形成光阻图案；利用光阻图案作 为蚀刻阻挡掩模蚀刻第三掩模薄膜，以形成第三掩模图案；利用第三 掩模图案作为蚀刻阻挡掩模蚀刻第二和第一掩模薄膜，以形成第二和 第一掩模图案；利用第三掩模图案作为蚀刻阻挡掩模对第二掩模图案 进行侧面蚀刻；移除第三掩模图案；在第一和第二掩模图案以及底层 上面涂布旋涂碳层(spin-on-carbon layer),第二掩模图案的上部穿 过旋涂碳层露出；利用旋涂碳材料作为蚀刻阻挡掩模，移除第一掩模 图案的一部分以及第二掩模图案以露出底层；移除旋涂碳层以获得具 有均匀线宽的第一精细掩模图案。
底层可以包括导电层，该导电层具有绝缘膜和作为顶层的聚合 物层的叠层图案。第一和第三掩模薄膜具有与第二掩模薄膜的蚀刻选 择比不同的蚀刻选择比。例如，第一掩模薄膜为钨层。第二掩模薄膜
优选地选自如下所列的一个或多个氮化硅薄膜(SiN)、氧化硅薄
膜(SiO)、氮氧化硅薄膜(SiON)以及包括至少一个或多个上述薄
膜的层叠层。第三掩模薄膜优选地选自如下所列的一个或多个非晶
碳层、包括非晶碳层和氮氧化硅薄膜的层叠层以及多掩模(multi mask)薄膜。多掩模薄膜优选地以如下方式形成i)通过旋涂碳材 料形成，其中，碳元素的含量占化合物总分子量的85wtX至90wt%， 或ii)通过包含Si化合物的掩模组合物形成，在该Si化合物中，Si 元素的含量占化合物总分子量的30wtX至80wt%。 Si化合物优选地 选自如下群组，该群组包括含Si聚合物、含Si聚合物的低聚物以 及诸如氢倍半硅氧垸(Hydrogen Silses-Quioxane, HSQ)或甲基倍半 硅氧烷(Methyl Silses-Quioxane, MSQ)等旋涂玻璃(SOG)材料。 对第二掩模图案进行侧面蚀刻的步骤借助于修蚀工序执行。修蚀工序对第二掩模薄膜的去除速度高于对第一或第三掩模薄膜的去
除速度。采用流量比为氟烃气体(例如CHxFy，其中x和y为在1至
IO范围内的整数)SF6=(2 10): 1的蚀刻气体执行修蚀工序。在
此，氟烃气体为CHF3气体。
在对第二掩模图案进行侧面蚀刻之后，与进行侧面蚀刻之前第 二掩模图案的线宽相比，第二掩模图案的线宽优选地减小约20 50 %，具体地，减小30 40%，更具体地，减小30 35%。
移除第三掩模图案和旋涂碳层的步骤优选地均为借助于氧灰化 工序执行。第一掩模图案的线宽与第一掩模图案之间的间距的比值为 1: L
在一个实施例中， 一种形成半导体器件的精细图案的方法包括.-在具有底层的半导体基板上面形成包括第一至第三掩模薄膜的层叠
层；蚀刻第二和第三掩模薄膜以形成第二和第三掩模图案；利用第二 和第三掩模图案作为蚀刻阻挡掩模对第一掩模薄膜进行部分蚀刻；利 用第三掩模图案作为蚀刻阻挡掩模对第二掩模薄膜进行侧面蚀刻工 序；移除第三掩模图案；在第一和第二掩模图案及底层上涂布旋涂碳 层，第二掩模图案的上部穿过旋涂碳层露出；利用旋涂碳材料作为蚀 刻阻挡掩模，移除第一掩模图案的一部分和第二掩模图案以露出底 层；移除旋涂碳层，直到底层以及第一掩模薄膜的一部分露出为止。
对第一掩模薄膜进行部分蚀刻的步骤优选地包括形成底部互连 的第一掩模图案而不露出底层图案。
本发明的方法可包括一种执行一次以形成掩模图案的光阻蚀刻 阻挡掩模工序步骤，由此降低制造成本并简化工序步骤以提高效率。
根据本发明的实施例，所述方法可改善由于光阻图案的重叠而 导致的覆盖对准不良，从而获得具有采用当前光刻设备不能形成的节 距的图案。


图1为展示传统正型双重图案化方法的示意图。 图2为展示传统负型双重图案化方法的示意图。图3为展示传统正型间隙壁图案化方法的示意图。 图4为展示传统负型间隙壁图案化方法的示意图。
图5a至5i为展示根据本发明实施例的形成半导体器件的精细图 案的方法的示意图。
图6a为展示图5d所示步骤的SEM相片。 图6b为展示图5e所示步骤的SEM相片。
具体实施例方式
下面将参考附图详细地说明本发明。
为了防止重叠和对准不良，发展了两种方法i)双重曝光蚀刻技
术(DEET)和ii)间隙壁图案化技术(SPT)，这两种方法已经用于 半导体器件的制造过程中。
DEET包括形成线宽为所需图案线宽两倍的第一图案，并且在第 一图案之间形成具有相同线宽的第二图案。更具体地说，DEET包括a) 正型方法和b)负型方法。
如图1中所示，在正型方法中，在半导体基板1上面形成底层3、 第一掩模薄膜5、第二掩模薄膜7和第一正光阻图案8。利用第一正光 阻图案8作为蚀刻阻挡掩模形成第二掩模图案7-l。在第二掩模图案7-l 之间形成第二正光阻图案9。利用第二掩模图案7-1和第二正光阻图案 9作为蚀刻阻挡掩模形成第一掩模图案5-l。
如图2中所示。在负型方法中，在半导体基板21上面形成底层 23、第一掩模薄膜25、第二掩模薄膜27和第一负光阻图案28。利用 第一负光阻图案28作为蚀刻阻挡掩模形成第二掩模图案27-1。在第二 掩模图案27-1和第一掩模薄膜25上面形成第二负光阻图案29。利用 第二负光阻图案29作为蚀刻阻挡掩模蚀刻第二掩模图案27-1，以形成 第二掩模图案27-2。利用第二掩模图案27-2作为蚀刻阻挡掩模蚀刻第 一掩模薄膜25，以形成第一掩模图案25-l。
因为DEET使用两种掩模，所以可以形成具有所要节距大小的图 案。然而，该方法步骤复杂，且制造成本增加。而且，当形成第二光 阻图案时，由于图案覆盖不准确而发生对准不良。SPT为一种自对准技术，其借助于执行在单元区中形成图案的掩
模工序来防止对准不良。SPT包括a)正型方法和b)负型方法。
如图3中所示，在正型方法中，在半导体基板31上面形成底层 33、第一掩模薄膜35、第二掩模薄膜37和第一光阻图案38。利用第 一光阻图案38作为蚀刻阻挡掩模形成第二掩模图案37-1。在第二掩模 图案37-1的侧壁形成间隙壁39。利用间隙壁39作为蚀刻阻挡掩模形 成第一掩模图案35-l。
如图4中所示，负型方法包括在半导体基板41上面形成底层43、 第一掩模薄膜45、第二掩模薄膜47和第一光阻图案48，和利用第一 光阻图案48作为蚀刻阻挡掩模形成第二掩模图案47-1。在第二掩模图 案47-l的侧壁形成间隙壁49。在所产生的结构上面涂布旋涂玻璃薄膜 50或抗反射薄膜。执行CMP或回蚀工序以露出第二掩模图案47-1 (未 显示)。移除间隙壁，并且利用第二掩模图案47-l作为蚀刻阻挡掩模 形成第一掩模图案45-l。
为了在中心和边缘部分中形成图案或者隔离微小单元块区域 (mini cell block region )的图案部分，SPT需要额外的掩模工序。结果， 该方法步骤复杂。另外，在形成间隙壁时难以调整图案的线宽，因此 图案线宽的均匀性降低。
图5a至5i为展示根据本发明实施例的形成半导体器件的精细图 案的方法的示意图。
图5a分别显示在底层111上面依次沉积的第一至第三掩模薄膜 113、 115、 117以及有机抗反射薄膜119。
在此实施例中，底层为包括栅极氧化物膜、多晶硅层、與层和绝 缘膜的导电层。绝缘膜具有包括多晶硅层(poly layer)和绝缘膜的叠 层结构。
在此实施例中，第一掩模薄膜113包括钨(W)。在此实施例中， 第二掩模薄膜115包括氮化物膜(SiN)、氧化物膜(SiO)、氮氧化 硅薄膜(SiON)以及包括至少一个或多个上述薄膜的层叠层。在此实 施例中，第三掩模薄膜117包括非晶碳层或包含非晶碳层和氮氧化硅 薄膜的层叠层。优选地，第一和第三掩模薄膜具有与第二掩模薄膜的蚀刻选择比 不同的蚀刻选择比。优选地，第一和第三掩模薄膜优选地对所有类型 的蚀刻气体都具有比第二掩模薄膜低的蚀刻选择比和/或蚀刻速度。更 具体地说，第一掩模薄膜优选地包括钨膜，第二掩模薄膜优选地包括 氮化物膜，第三掩模薄膜优选地包括包含有非晶碳层和氮氧化硅薄膜 的层叠层。
用作第一掩模薄膜的钨膜可在用于形成栅极图案的随后蚀刻工序 中用作蚀刻阻挡掩模时被移除。结果，不需执行移除钩膜的额外工序。
第三掩模薄膜优选地包括多掩模薄膜而不是包含非晶碳层和氮氧 化硅薄膜的层叠层，该多掩模薄膜可借助于旋涂方法形成，且具有优 良平坦化性质。多掩模薄膜不像非晶碳层那样使用化学气相沉积，且 效率极高。
可使用任何种类的多掩模薄膜。在制造半导体器件的一般方法中， 多掩模薄膜可作为用于改进蚀刻选择比的掩模薄膜，和作为用于增加 图案均匀性的抗反射薄膜。优选的多掩模薄膜以如下方式形成i)在 第一实施例中，借助于旋涂碳材料形成，其中，碳元素的含量占化合 物总分子量的85wtX (重量百分比，下同)至90wt^;或ii)在第二 实施例中，借助于包含Si化合物的掩模组合物形成，其中，Si元素的
含量占化合物总分子量的30wtX至80wtX。第二实施例中的Si化合物 可为含Si聚合物、含Si聚合物的低聚物以及诸如HSQ和MSQ等SOG 材料。更具体地说，掩模组合物优选地包含含Si聚合物以及作为主要 组分的剩余有机溶剂，在IOO重量份的组合物中，含Si聚合物的含量 为30重量份至70重量份。掩模组合物优选地还包含如下化合物由 化学式1表示的化合物、由化学式2表示的化合物、热致酸产生剂或 光致酸产生剂。 [化学式1][化学式2]<formula>formula see original document page 12</formula>其中Ra-Rd均为氢或者取代的或未取代的直链或支链C厂C5烷基 基团，e为5至500范围内的整数，f为0至5范围内的整数，g为1 至5范围内的整数。
用化学式1表示的化合物的分子量优选地在500至50,000的范围内。
含Si聚合物的分子量优选地在300至30,000的范围内。含Si聚 合物优选地包括选自用化学式3至5表示的化合物的一种或多种主剂。 [化学式3]<formula>formula see original document page 12</formula>
其中&和R2均为氢或者取代的或未取代的直链或支链CVC5垸基
基团，m、 n和o各自独立地为在1至IO范围内的整数。 [化学式4]<formula>formula see original document page 12</formula>其中R3为氢、取代的或未取代的直链或支链CVC5垸基基团、取 代的或未取代的C3-Q环垸基基团、或者取代的或未取代的CVd2芳族
基团，x和y各自独立为在0至5范围内的整数。[化学式5]
<formula>formula see original document page 13</formula>
其中RK)为(CH2)kSi(OR，)3， R'为氢或者直链或支链Crd。烷基，k 为1至IO范围内的整数。
用于多掩模薄膜的旋涂碳材料优选地包括日产化学公司(Nissan Chemical Co.)的SHN18，或者用于多掩模薄膜的Si化合物优选地包 括日产化学公司的MHN04。
图5b显示在作为顶层的有机抗反射薄膜119上面形成的光阻图案
121。
在有机抗反射薄膜上涂布光阻薄膜(未显示)，并且在光阻薄膜 上执行光刻工序以获得光阻图案121。光阻图案121的节距优选地为设 计规则的二倍。优选地，光阻图案的线宽与图案之间的间隔的比值为3: 1。
图5c显示利用光阻图案121作为蚀刻阻挡掩模所形成的第三掩模 图案117-1和有机抗反射图案119-1。
图5d显示利用第三掩模图案117-1和有机抗反射图案119-1作为 蚀刻阻挡掩模所形成的第二掩模图案115-1和第一掩模图案113-1，第 一和第二掩模图案包括开口部分以露出底层111 (参见图6a，其显示 本发明的实施例，其中第一掩模图案113-1为钨层，第二掩模图案115-1 包括沉积掩模氮化物膜(HM Nit)，该沉积掩模氮化物膜包括氮化物 膜(SiN)和氮氧化硅薄膜(SiON)的层叠层，第三掩模图案117-1为 非晶碳(A-C)层)。
执行蚀刻工序，以利用第三掩模图案117-1作为蚀刻阻挡掩模将 第一掩模薄膜113和第二掩模薄膜115图案化，直到底层111露出为 止。可以在第一掩模薄膜113的顶部上执行部分蚀刻工序而不露出底层，由此形成底部连接的第一掩模图案(未显示)。当形成底部连接 的第一掩模图案时，第一掩模薄膜优选地包括钨层或多晶硅层。
图5e显示利用第三掩模图案117-1作为蚀刻阻挡掩模执行修蚀工 序所获得的结构。
执行修蚀工序以在逻辑工序中均匀地调整图案线宽。修蚀工序利 用上部材料作为蚀刻阻挡掩模过蚀刻(over-etch)下部材料，以调整下 部材料的线宽。在此，下部材料的蚀刻选择比与上部材料不同。在传 统DRAM方法中不执行修蚀工序。
利用第一和第三掩模薄膜两者与第二掩模薄膜之间大的蚀刻选择 比差异执行修蚀工序，从而使得可以均匀蚀刻第二掩模薄膜的侧壁而 不损失第一和第三掩模薄膜。即，在修蚀工序中，对于选择的蚀刻气 体，第二掩模薄膜115的蚀刻速度高于第一掩模薄膜113的蚀刻速度， 也高于第三掩模薄膜117的蚀刻速度。结果，在修蚀工序中首先蚀刻 和移除第二掩模图案115-1的侧壁。
优选地利用对钨为钝化蚀刻气体的氟烃气体(例如CHxFy，其中x 和y为在1至IO范围内的整数)并且优选地利用蚀刻氮化物膜的SF6 气体来执行修蚀工序。更优选地，利用流量比为CHF3气体SF6气体^ (2 10): 1，优选地(4 5): l的蚀刻气执行修蚀工序。
执行修蚀工序，直到第二掩模图案115-2的线宽i)具有与光阻图 案之间的间距相同的大小，或ii)与执行修蚀工序之前第二掩模图案 115-1的线宽大小相比，减少了约20 50% (参见图6b，其显示在执 行修蚀工序之后线宽大小减少了约20 50%的第二掩模图案)为止。 第三掩模图案117-1不受蚀刻气体损害。而且，因为借助于部分蚀刻方 法形成底部连接的第一掩模图案113-1 (未显示)，因此，虽然底层111 由绝缘膜形成，但是留在底层之上的第一掩模图案113-1作为阻挡薄 膜，从而防止底层111受蚀刻气体损害。
参考图5f，在所产生的结构上执行02灰化工序以移除残余的第三 掩模图案117-1。
在所产生的结构上面形成旋涂碳层123。旋涂碳层优选地具有占 总分子量85wtX至90wtX的碳元素含量。与第三掩模薄膜类似，可使用曰产化学公司的SHN18。
图5g显示通过在旋涂碳层123上执行回蚀工序将第二掩模图案 115-2的顶部露出所产生的结构。
优选地利用选自氧、氮、氢及其组合的蚀刻气体执行回蚀工序。
为了在稳定条件下执行随后的蚀刻工序，优选地蚀刻旋涂碳层而 不露出位于第二掩模图案115-2底部之外的第一掩模薄膜图案113-1。
参考图5h,利用旋涂碳层123作为蚀刻阻挡掩模移除露出的第二 掩模图案115-2以及第一掩模图案113-1的位于露出的第二掩模图案之 下的部分，以露出底层111。结果，形成包括开口部分125的第一掩模 图案113-2。
对于氮化物或钨，优选地利用诸如SF6、 02、 N2、 Ar及其组合等 蚀刻气体执行蚀刻工序。
优选的是，将第一掩模图案113-2的线宽减少至比第一掩模图案 113-1线宽小约1/3的大小。当按原状转录显影检查临界尺寸(DICD) 时，第一掩模图案具有与光阻图案之间的间隙相同的大小。例如，对 于蚀刻偏差(etching bias)为80 nm和设计规则为40 nm的器件，第 一掩模图案113-2的线宽与第一掩模图案113-2之间的间隙的比值为1:
参考图5i，在所产生的结构上执行02灰化工序以移除旋涂碳层
123。
当第一掩模图案113-1的底部互连时，在第一掩模图案113-1的 互连部分上执行过灰化(over ashing)工序以暴露底层，从而获得均匀 精细图案。
利用第一掩模图案113-2作为蚀刻阻挡掩模蚀刻下导电层(未显 示)，以形成导电图案。导电图案可以包括栅极线、位线和金属线。 优选地执行额外的掩模工序，以在除单元区域之外的中心和边缘部分 中形成图案。
采用节距为设计规则的两倍的曝光掩模图案，可以形成节距减小 的图案。与使用两个掩模的传统双重图案化技术相比，可以获得没有 覆盖对准不良的自对准图案。如上所述，根据本发明的实施例，执行修蚀工序以减小在底层上 面所形成的掩模图案的线宽。将旋涂碳材料涂布在所产生的结构上面。 利用旋涂碳层作为蚀刻阻挡掩模蚀刻掩模图案，以简化工序步骤，并 且不论曝光器的覆盖准确性如何，都可以获得具有均匀线宽的精细图 案。
本发明的上述实施例是示例性而非限制性的。各种不同的替代 方案和等同方案都是可行的。本发明并不受限于本文中所描述的光刻
步骤。本发明也不限于任何特定类型的半导体器件。例如，本发明可
应用于动态随机存取存储(DRAM)器件或非易失性存储器件。鉴于 本发明的揭示内容，其它的增添、删减或修改都是显而易见的，且包 括在所附权利要求书的范围内。
本申请要求2007年6月5日提交的韩国专利申请No. 10-2007-0054974的优先权，该韩国专利申请的全部内容以引用的方式 并入本文。
1权利要求
1.一种形成半导体器件的精细图案的方法，所述方法包括在具有底层的半导体基板上面形成包括第一掩模薄膜、第二掩模薄膜和第三掩模薄膜的层叠膜；在所述第三掩模薄膜上面形成光阻图案；使用所述光阻图案作为蚀刻阻挡掩模将所述第三掩模薄膜图案化，以形成第三掩模图案；使用所述第三掩模图案作为蚀刻阻挡掩模将所述第一掩模薄膜和所述第二掩模薄膜图案化，以形成第一掩模图案和第二掩模图案；使用所述第三掩模图案作为蚀刻阻挡掩模，对所述第二掩模图案进行侧面蚀刻；移除所述第三掩模图案；在所述第二掩模图案上面形成旋涂碳层，以使所述第二掩模图案的上部露出；使用所述旋涂碳层作为蚀刻阻挡掩模执行蚀刻工序，以露出所述底层；以及移除所述旋涂碳层。
2. 根据权利要求1所述的方法，其中，所述底层包括导电层，所述导电层具有绝缘膜和作为顶层的聚 合物层的叠层图案。
3. 根据权利要求1所述的方法，其中，所述第一掩模薄膜的蚀刻选择比与所述第二掩模薄膜的蚀刻选 择比不同，所述第三掩模薄膜的蚀刻选择比与所述第二掩模薄膜的蚀 刻选择比不同。
4. 根据权利要求1所述的方法，其中， 所述第一掩模薄膜为钨层。
5. 根据权利要求1所述的方法，其中，所述第二掩模薄膜选自一个群组，所述群组包括氮化硅薄膜、 氧化硅薄膜、氮氧化硅薄膜及其组合。
6. 根据权利要求1所述的方法，其中，所述第三掩模薄膜为非晶碳层、包括非晶碳层和氮氧化硅薄膜 的层叠层、或多掩模薄膜。
7. 根据权利要求6所述的方法，其中，所述多掩模薄膜通过旋涂碳材料形成，在所述旋涂碳材料中，碳元素的含量占化合物总分子量的85wtX至90wt%;或通过包含Si 化合物的掩模组合物形成，在所述Si化合物中，Si元素的含量占 化合物总分子量的30wtX至80wt%。
8. 根据权利要求7所述的方法，其中，所述多掩模薄膜通过包含Si化合物的掩模组合物形成，所述Si 化合物选自一个群组，所述群组包括含Si聚合物、含Si聚合物的 低聚物以及旋涂玻璃材料。
9. 根据权利要求8所述的方法，其中，所述旋涂玻璃材料为氢倍半硅氧烷(HSQ)或甲基倍半硅氧垸 (MSQ)。
10. 根据权利要求1所述的方法，包括-借助于修蚀工序对所述第二掩模图案进行侧面蚀刻。
11. 根据权利要求io所述的方法，其中，所述修蚀工序对所述第二掩模薄膜的去除速度高于对所述第一 掩模薄膜或所述第三掩模薄膜的去除速度。
12. 根据权利要求IO所述的方法，还包括用氟烃气体与SFe的流量比为(2 10):l的蚀刻气体执行所述修 蚀工序。
13. 根据权利要求12所述的方法，其中，所述氟烃气体为CHF3气体。
14. 根据权利要求1所述的方法，还包括执行侧面蚀刻工序，以使得与线宽减少之前的所述第二掩模图案的线宽相比，所述第二掩模图案的线宽减少20 50%。
15. 根据权利要求14所述的方法，还包括.-执行侧面蚀刻工序，以使得与线宽减少之前的所述第二掩模图案的线宽相比，所述第二掩模图案的线宽减少30 40%。
16. 根据权利要求1所述的方法，还包括.-借助于氧灰化方法执行移除所述第三掩模图案和所述旋涂碳层 的步骤。
17. 根据权利要求1所述的方法，还包括在所述第一掩模图案和所述第二掩模图案上执行使用所述旋涂 碳层作为蚀刻阻挡掩模的蚀刻工序。
18. 根据权利要求1所述的方法，其中，在移除所述旋涂碳层之后，所述第一掩模图案的线宽与图案之间的间距的比值为1: 1。
19. 根据权利要求1所述的方法，其中，将所述第一掩模薄膜图案化的步骤包括使用所述第二掩模图案和所述第三掩模图案作为蚀刻阻挡掩模对所述第一掩模薄膜进行 部分蚀刻；以及执行蚀刻工序以移除所述旋涂碳层和所述第一掩模薄 膜的一部分，直到所述底层露出为止。
20.根据权利要求19所述的方法，其中，在所述第一掩模薄膜上执行所述部分蚀刻以不使所述底层露 出，从而形成底部互连的第一掩模图案。
全文摘要
本发明公开一种形成半导体器件的精细图案的方法，所述方法包括在具有底层的半导体基板上面形成包括第一、第二和第三掩模图案的沉积图案；利用第三掩模图案作为蚀刻阻挡掩模对第二掩模图案进行侧面蚀刻；移除第三掩模图案；形成露出第二掩模图案的上部的旋涂碳层；利用旋涂碳层作为蚀刻阻挡掩模执行蚀刻工序以露出底层；以及移除旋涂碳层。
文档编号H01L21/02GK101320673SQ200710302218
公开日2008年12月10日 申请日期2007年12月20日 优先权日2007年6月5日
发明者卜喆圭, 李基领, 潘槿道 申请人:海力士半导体有限公司