具有静电放电保护电路的半导体器件及其制造方法

专利名称：具有静电放电保护电路的半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，例如，涉及具有片上型静电
放电(ESD)保护电路的半导体器件及其制造方法。
背景技术：
现代的技术允许计算机外围装置更高频率地被使用。 一些计算机外围装 置，例如，电子通讯设备(例如，蓝牙)和计算机外部存储器(例如，闪存)， 具有高的数据传输速度和各种工作电压范围。这些装置内部的集成电路通过 外部端口频繁地同计算机系统连接或断开。直接连接到外部端口的集成电路 (IC, integrated circuit),由于流入外部端口的静电》欠电(ESD ),会受到不 可十灰复的损伤，例如，连4妻失败(joining failure ) 、 4妄触损伤(contact damage)、 绝缘击穿(insulation breakdown)、短路(short)或溶丝断开(opening of flise ) 等。ESD可以由多种原因造成，例如，对IC的不适当操作和不适当的环境 条件，诸如反常的操作条件以及较差的IC印刷电路板。
随着半导体制造工艺技术的发展，IC的集成度增加了，结果，减小了用 于信号输入/输出的焊盘垫(pad)、线宽或沉积薄膜的厚度。由此，也降低 了 IC的耐流(tolerable current),由此，IC变得对ESD损伤更敏感。
为了防止IC被ESD损坏，通常在IC的电源端子Vdd和接地端子Vss 之间或IC的输入端子和输出端子之间安装ESD保护电路。该ESD保护电路 通过阻挡ESD电流流过IC或通过旁通(bypassing)该ESD电流来保护IC。
包括齐纳二极管(zenordiode)、金属氧化物可变电阻(MOVs )或可控硅 整流器(SCRs)的电路通常被用作ESD保护电路。然而，这些ESD保护电 路不能充分地响应由增加的IC的集成度引起的耐流的降低。例如，相对小 的ESD电涌不会触发ESD保护电路，这对于更敏感和/或更密集的集成IC 来说也不再是安全的。而且，由于ESD保护电路的导通速度慢，所以ESD 保护电路自身也会被ESD电涌损坏。
随着IC集成度的增加，需要开发一种能够以快速导通响应响应于各种
范围的ESD电涌的ESD保护电路。

发明内容
为了解决上述和/或其它问题，示范性实施例提供了一种片上型静电放电
(ESD)保护电路，其可以保护内部电路不受从低电压区到高电压区的宽范 围的ESD电涌的影响，并且可以以高的响应速度工作。
示范性实施例还提供了一种制造片上型ESD保护电路的方法，该ESD 保护电路可以保护内部电路不受从低电压区到高电压区的宽范围的ESD电 涌的影响，并且可以以高的响应速度工作。
根据示范性实施例，提供了一种可以包括片上型ESD保护电路的半导 体器件。该ESD保护电路可以包括第一结型二极管和第一肖特基二极管。 在半导体衬底中，第 一结型二极管可以具有接触第二导电型区域的第 一导电
型区域；并且第 一 肖特基二极管可以具有布置在第 一导电型区域上且接触第 一导电型区域的金属性材料层(metallic material layer )。
第一导电型可以是N型，而第二导电型可以是P型。第一导电型区域和 第二导电型区域的掺杂剂浓度可以由ESD保护电路的工作范围确定。结型 二极管可以在大约0.6至大约0.8V的正向电压下导通，而肖特基二极管可以 在大约0.2至大约0.4V的正向电压下导通。
在半导体衬底的深度方向上，第二导电型区域可以围绕第一导电型区域
的至少 一部分以给肖特基二极管提供保护环。第二导电型区域可以包括高掺 杂的第二导电型区域，第一导电型区域在第一导电型区域的上部可以包括高 掺杂的第一导电型区域。金属性材料层可以在高掺杂的第二导电型区域的至
少一部分上方延伸，并且金属性材料层可以包括金属以及其硅化合物中的一 种。例如，该金属包括Mo、 W、 Co、 Ni和其合金中的一种。
半导体器件还可以包括将肖特基二极管电连接到电源线和输入/输出信
号端子中的一个的接触塞，该接触塞可以不与第一导电型区域和金属性材料 层的结区重叠。
根据示范性实施例，提供一种可以包括片上型ESD保护电路的半导体 器件。该片上型ESD保护电路可以包括布置在第一器件区中的第一二极管 对和布置在第二器件区中的第二二极管对。第一二极管对可以包括具有接触 第二导电型区域的第一导电型区域的第一结型二极管和具有布置在第一导 电型区域上并与之接触的金属性材料层的第 一 肖特基二极管。第二二极管对
可以包括具有接触第二导电型区域的第 一型区域的第二结型二极管和具有 布置在第 一导电型区域上并与之接触的金属性材料层的第二肖特基二极管。 第一器件区的第一导电型区域可以是N型掺杂区，第一器件区的第二导
电型区域可以是P型掺杂区；而第二器件区的第一导电型区域可以是P型掺 杂区，第二器件区的第二导电型区域可以是N型掺杂区。
因此，第一二极管对可以包括电连接到输入/输出信号端子的阳极和电连 接到第 一 电源线的阴极；而第二二极管对可以包括电连接到第二电源线的阳 极和电连接到输入/输出信号端子的阴极。
可选地，第一器件区的第一导电型区域可以是N型掺杂区，第一器件区 的第二导电型区域可以是P型掺杂区；而第二器件区的第一导电型区域可以 是N型掺杂区，第二器件区的第二导电型区域可以是P型区。
因此，第一二极管对可以包括电连接到输入/输出信号端子的阳极和电连
接到第 一 电源线的阴极；而第二二极管对可以包括电连接到第二电源线的阳
极和电连接到输入/输出信号端子的阴极。
在半导体衬底的深度方向上，第二导电型区域中的至少一个可以围绕对 应的第 一导电型区域的至少 一部分以给对应的肖特基二极管提供保护环。
第一器件区和第二器件区中的至少一个可以包括在第二导电型区域的
上部的高掺杂第二导电型区域。第 一 器件区和第二器件区的金属性材料层的 至少一个可以在对应的高掺杂第二导电型区域的至少一部分上方延伸。
第一器件区和第二器件区中的至少一个可以包括在第一导电型区域的 上部的高掺杂第一导电型区域。
第一器件区和第二器件区的金属性材料层的至少 一个可以包括金属以
及其硅化合物中的一种。例如，该金属性层的金属可以包括Mo、 W、 Co、
Ni和其合金中的一种。
半导体器件还可以包括将第一和第二器件区中的至少一个的肖特基二
极管电连接到电源线和输入/输出信号端子中的一个的接触塞，该接触塞可以 不与第 一导电型区域和金属性材料层的结区重叠。
第一和第二器件区中的至少一个的结型二极管可以在大约0.6至大约 0.8V的正向电压下导通，并且肖特基二极管可以在大约0.2至大约0.4V的 正向电压下导通。
根据示范性实施例，提供一种制造可包括片上型ESD保护电路的半导 体器件的方法。该方法可以包括在半导体衬底中设置第一导电型区域；通
过形成与第一导电型区域接触的第二导电型区域设置结型二极管；以及通过 在第一导电型区域上形成金属性材料层设置肖特基二极管。
第一导电型可以是N型，而第二导电型可以是P型。第一导电型区域和 第二导电型区域的掺杂剂浓度可以由ESD保护电路的工作范围来决定。例 如，结型二极管可以在大约0.4至大约0.9V的正向电压下导通，肖特基二极 管可以在大约0.2至大约0.4V的正向电压下导通。
该方法还可以包括在形成第二导电型区域之后在第二导电型区域的上 部形成高掺杂的第二导电型区域。形成的金属性材料层在第二导电型区域的 至少一部分上延伸。
金属性材料层可以包括金属或其硅化合物。例如，该金属可以包括Mo、 W、 Co、 Ni及其合金中的一种。


通过参考附图详细地描述示范性实施例，上述和其它特征和优点将变得 更明显，其中
图l是根据示范性实施例的静电放电(ESD)保护电路的示意图； 图2A和2B是根据示范性实施例，用于片上型ESD保护电路的二极管 对的截面图3是示出图2A的二极管对的正向特性的曲线图4A是根据示范性实施例，实现对应于图1的片上型ESD保护电路的 半导体器件的布局图4B是沿图4A的半导体器件的线IVB-IVB剖取的截面图5A是根据示范性实施例，实现对应于图1的片上型ESD保护电路的 半导体器件的布局图；以及
图5B是沿图5A的半导体器件的线VB-VB剖取的截面图。
具体实施例方式
现在，将参考附图更全面地描述示范性实施例。
然而，这里公开的具体结构和功能细节可以以许多不同的形式实现，并 且不应该理解为限于这里列出的示范性实施例；而是，提供这些示范性实施 例是使得本发明公开的充分和全面，并且将向本领域的技术人员全面地传达
本公开的概念。
还应该理解的是，当一层称为在另一层或衬底"上，，时，其可以直接在另 一层或衬底上，或者也可以存在中间层。在图中，为了清楚起见放大了层和 区域的厚度。在图中相同的附图标记表示相同的元件。本说明书中使用的术 语"和/或"包括对应于所列项目的一种和所有组合的至少一种。
本说明书中使用的术语被用来说明示范性实施例，但并不旨在限制本说 明书的示范性实施例。如果在上下文中没有被指示，则本说明书中所使用的
单数形式也能够包括复数形式。而且，术语"包括(comprise)，，和/或"包含 (comprising)"指定了被描述的形状、数量、步骤、操作、部件、元件和/或 这些的组合的存在，并且不排除不同的形状、数量、操作、部件、多于一个 的元件和/或这些的组合的存在和添加。
在本说明书中，术语第一和第二用来说明不同的部件、零件、区域、层 和/或部分，然而，应该很清楚的是，这些部件、零件、区域、层和/或部分 并不受这些术语的限制。这些术语仅用来将一个部件、零件、区域、层和/ 或部分与另一个部件、零件、区域、层和/或部分区分开。因此，第一部件、 零件、区域、层和/或部分可以在不偏离示范性实施例的范围的前提下#皮表示 为第二部件、零件、区域、层和/或部分。
在图中，例如，根据制造技术和/或公差，可以修改图的形状。由此，示 范性实施例不应该解释为限于本说明书的图中描述的特殊形状，并且，例如， 应该可以包括由制造工艺造成的形状的变化。
图1是根据示范性实施例的ESD保护电路100的示意图。
参考图1，内部电路10可以电连接到信号线20、第一电源线30和第二 电源线40，第一电源线30和第二电源线40向内部电路10提供电能。信号 线20可以连接到用来在外部电路(未示出)和内部电路IO之间传输信号的 输入/输出信号端子25。第一电源线30和第二电源线40可以分别电连接到 电压源(power voltage)和地。ESD保护电路100可以包括第一二极管对50 和第二二极管对60，在第一二极管对50中第一肖特基势垒二极管(schottky barrier diode) 51和第一结型二极管52可以并4关，在第二二极管对60中第 二肖特基势垒二极管61和第二结型二极管62可以并联。
参考图1,第一二极管对50的阴极可以电连接到第一电源线30，而第 一二极管对50的阳极可以电连接到信号线20。第二二极管对60的阴极可以 电连接到信号线20,而第二二极管对60的阳极可以电连接到第二电源线40。例如，当输入/输出信号端子25产生正ESD电涌时，输入/输出信号端 子25的电势将升高，结果，连接在输入/输出信号端子25和第一电源线30 之间的第一二极管对50就会正向偏置，由此，通过第一电源线30就可以释 放正ESD电涌。结果，可以保护内部电路IO免受正ESD电涌的影响。
例如，当输入/输出信号端子25产生负ESD电涌时，输入/输出信号端 子25的电位将降低，结果，连接在输入/输出信号端子25和第二电源线40 之间的第二二极管对60就会正向偏置，由此，负ESD电涌就可以通过第二 电源线40释放。结果，可以保护内部电路IO免受负ESD电涌的影响。
图2A和2B分别是根据示范性实施例，用于片上型ESD保护电路的二 极管对1000A和1000B的截面图。
参考图2A,半导体器件1000A可以包括半导体衬底200。半导体衬底 200还可以包括第一导电型区域210、接触第一导电型区域210的第二导电 型区域220和形成在第一导电型区域210和第二导电型区域220上的金属性 材料层230。因此，可以在第一导电型区域210和第二导电型区域220之间 形成结型二极管52，并且可以在第一导电型区域210和金属性材料层230 之间形成肖特基二极管51 。
半导体衬底200可以由硅形成，并且具有各种导通电压的肖特基二极管 51可以通过用适当选择的金属或金属的硅化合物沉积金属性材料层230来 形成。例如，金属性材料层230可以是金属Mo、 W、 Co、 Ni、这些金属的 合金或这些金属的硅化合物中的一种。硅化合物可以提高肖特基二极管51 和61的漏电流特性，并且金属和金属的硅化合物可以具有彼此不同的功函 数。因此，可以通过用适当选择的金属或金属的硅化合物形成金属性材料层 230来设置肖特基二极管51和61 。
第 一导电型区域210和第二导电型区域220的掺杂剂浓度可以通过考虑 ESD保护电路的工作范围来确定。例如，可以确定第一导电型区域210和第 二导电型区域220的浓度使得肖特基二极管51可以由0.2至0.4V的正向电 压导通，结型二极管52可以由0.6至0.8V的正向电压导通。
参考图2A，在半导体衬底200的深度方向上，第二导电型区域220可 以围绕第一导电型区域210的至少一部分使得第二导电型区域220可以用作 保护环以提高肖特基二极管51的反向电流特性。例如，第二导电型区域220 可以设置在肖特基二极管51的阳极和器件隔离膜300之间，并且可以围绕 或邻近第一导电型区域210的一部分。结果，第二导电型区域220可以形成
结型二极管52,同时为肖特基二极管51履行保护环功能。因此，根据示范 性实施例，第二导电型区域220的宽度和形状可以考虑肖特基二极管51和 结型二极管52的特性来设计。
此外，通过在第二导电型区域220中形成高掺杂第二导电型区域240， 可以设置用于欧姆接触的层。金属性材料层230可以在高掺杂第二导电型区 域240的至少一部分上方延伸以便同时为肖特基二极管51提供肖特基势垒 接合(schottky barrier junction)和为结型二极管52提供欧姆接合(ohmic junction )。金属性材料层230和高掺杂第二导电型区域240可以用作二极管 对50的阳才及。
而且，为了形成用来使第一导电型区域210偏置的电极，例如，可以在 第一导电型区域210的上表面中形成高掺杂第一导电型区域250。在本示范 性实施例中，高掺杂第一导电型区域250可以用作二极管对50的阴极，并 且二极管对50的阳极和阴极可以通过器件隔离膜300空间隔离。
因此，肖特基二极管51和结型二极管52可以彼此并联，并且结型二极 管52和肖特基二极管51因此可以组成图1中的二极管对50。
在上述示范性实施例中，二极管对50的阳极和阴极的位置可以取决于 第一导电型区域210、第二导电型区域220、高掺杂第二导电型区域240和 高掺杂第一导电型区域250的掺杂类型。例如，如图2A所示，第一导电型 区域210和高掺杂第一导电型区域250是N型掺杂的，第二导电型区域220 和高掺杂第二导电型区域240是P型掺杂的。因此，二极管对50可以具有 在半导体村底200的下侧的阴极，而具有在半导体衬底200的上侧的阳极。 如果，根据图2B中描述的示范性实施例，第一导电型区域210和高掺杂第 一导电型区域250是P型掺杂的，而第二导电型区域220和高掺杂第二导电 型区域240是N型掺杂的，那么，可以包括结型二极管62和肖特基二极管 61的对应的二极管对60,可以具有在半导体衬底200的下侧的阳极，具有 在半导体衬底200的上侧的阴极。
接下来，参考图2A和2B，将描述制造根据示范性实施例的二极管对 50或60的方法。
包括第 一导电型区域210的有源区可以通过器件隔离膜300被限定在半 导体衬底200中。例如，器件隔离膜300可以是浅沟槽绝缘体(STI);第 一导电型区域210可以是阱形(well shape),并且可以通过利用具有第一导 电型的半导体衬底200形成。
随后通过利用本领域内所知的注入工艺或杂质扩散工艺，在第一导电型
区域210中形成第二导电型区域220来形成结型二极管52和62。接下来， 可通过在第二导电型区域220中形成高掺杂第二导电型区域240来设置用于 欧姆接触的层。可以通过利用使用有机金属化合物和SiH4气体的化学气相沉 积(CVD)方法或诸如溅射的物理气相沉积(PVD)方法在半导体衬底200 的第一导电型区域210上沉积金属性材料层230来形成肖特基二极管51和 61 。 CVD和PVD方法也是本领域内公知的技术。
接下来，可以图案化金属性材料层230并使其形成为在高掺杂第二导电 型区域240的至少 一部分上延伸以便同时为肖特基二极管51和61提供肖特 基势垒接合和为结型二极管52和62提供欧姆接合。
为了形成用于使第一导电型区域210偏置的电极，可以实施离子注入工 艺或杂质扩散工艺以形成高掺杂的第一导电型区域250。例如，高掺杂的第 一导电型区域可以形成在第一导电型区域210的上表面上。
示范性实施例并不限于前述的工艺次序。例如，如果需要，在形成高掺 杂第二导电型区域240之前，可以实施高掺杂第一导电型区域250的形成。
现在将参考图3描述根据上述方法制造的二极管对50的正向特性。图3 是示出根据示范性实施例，图2A中示出的二极管对50的正向特性的曲线图。 曲线JD表示结型二极管的I-V特性，曲线SD表示肖特基二极管的I-V特性， 曲线PD表示根据示范性实施例的二极管对50的I-V特性。
参考图3，肖特基二极管在大约0.3V导通，而结型二极管在大约0.7V 的电压下导通，这个电压高于肖特基二极管的导通电压。由于在平衡态肖特 基二极管具有比结型二极管低的内置势(built-in potential)，所以肖特基二 极管具有比结型二极管更低的导通电压。还可以推断出导通之后，同结型 二极管相比，肖特基二极管在高压区具有较低的电流驱动能力。
然而，如曲线PD所表示的，由于肖特基二极管的作用，根据示范性实 施例的二极管对50在比结型二极管低的电压下(例如，0.3V)导通并且由 于结型二极管的作用二极管对50在比肖特基二极管更高的电压下具有较高 的电流驱动能力。同二极管对50相似，二极管对60可具有相似的正向特性。 因此，由根据示范性实施例的二极管对50实现的ESD保护电路，由于该ESD 保护电^各在低压范围内可以有效地消除ESD电涌，所以具有相对宽的ESD 保护能力范围，并且在高压范围内还具有大的电流驱动能力。
另外，根据示范性实施例，由于肖特基二极管51和61可以高速导通，
所以ESD保护电路可以快速地响应ESD电涌。而且，当ESD电涌的幅度相 对大时，由于过大的电流可以被分开分别流入结型二极管和肖特基二极管， 所以抵抗过大电流的ESD保护电路的电击穿电阻会增大。
图4A是根据示范性实施例，其中实现了与图1相应的片上型ESD保护 电路100的半导体器件2000A的布局图。图4B是沿图4A的半导体器件 2000A的线IVB-IVB剖取的截面图。
参考图4A和4B，有源区可以包括其中可以形成ESD保护电路100的 第一二极管对50的第一器件区和其中可以形成ESD保护电路100的第二二 极管对60的第二器件区。第一和第二有源区可以被形成并通过在半导体衬 底200中形成器件隔离膜300而被分开。第一器件区可以包括其上可以形成 第一二极管对50的阳极的中心有源区(central active region)和其上可以形成 第一二极管对50的阴极的外围有源区(peripheral active region )。中心有源 区和外围有源区可以由器件隔离膜300定义。同样，第二器件区可以包括其 上可以形成第二二极管对60的阴极的中心有源区和其上可以形成第二二极 管对60的阳极的外围有源区。该中心有源区和外围有源区可以通过器件隔 离膜300来定义。
在第一器件区中，肖特基二极管51可以设置在中心有源区中。肖特基 二极管51可以包括金属性材料层230a和第一导电型区域210a。例如，第一 导电型区域210a可以是N型掺杂区。在第一器件区的中心有源区中，也可 以通过形成接触第一导电型区域210a的第二导电型区域^0a来形成结型二 极管52。例如，第二导电型区域220a也可以是P型阱。从而，如果形成第 二导电型区域220a以在半导体衬底200的深度方向上围绕第一导电型区域 210a,就可以形成肖特基二极管51的保护环(guardring)。
通过形成高掺杂第二导电型区域240a,也可以在第二导电型区域2Ma 的上部形成欧姆接触。例如，高掺杂第二导电型区域240a可以是P+型掺杂 区。金属性材料层230a可以在第二导电型区域240a的至少一部分上方延伸， 由此，可以提供用于肖特基二极管51的肖特基势垒接合和用于结型二极管 52的欧姆接合。
第一二极管对50的阳极可以经由接触塞Cla被电连接到信号线20,第 一二极管对50的阴极可以经由接触塞Clb电连接到第一电源线30。第一电 源线30可以是VoD线。
参考图4A和4B，肖特基二极管51的接触塞Cla可以被设置为与形成
在第一导电型区域210a和金属性材料层230a之间的肖特基势垒接合区重 叠。接触塞Cla也可以设置为不与肖特基势垒接合区重叠。例如，接触塞也 可以类似于第二器件区的接触塞C2a。根据经验结果，同与肖特基势垒接合 区重叠设置的接触Cla相比，没有与肖特基势垒接合区重叠设置的接触塞 C2a具有优良的漏电流特性。
为了实现第一二极管对50的阴极，高#^杂的第 一导电型区域250a可以 形成在第一导电型区域210a的上表面上。例如，高掺杂第一导电型区域可 以是N+掺杂区。高掺杂第一导电型区域250a和第一电源线30可以经由接 触塞Clb彼此电连接。
参考图4A和4B，与第一器件区相似，肖特基二极管61可以形成在第 二器件区中。肖特基二极管61可以通过第一导电型区域210b和金属性材料 层230b实现。该第一导电型区域可以是P型掺杂区。在第二器件区中，也 可以通过形成与第一导电型区域210b接触的第二导电型区域220b来形成结 型二极管62。第二导电型区域220b可以是N型阱。如以上所述，可以通过 适当选择第二导电型区域220b的形状和掺杂剂浓度来形成用于肖特基二极 管61的保护环。
而且，可以通过在第二导电型区域220b的上部形成高掺杂第二导电型 区域240b来设置欧姆接触。高掺杂第二导电型区域240b可以是N+掺杂区。 金属性材料层230b可以在高摻杂第二导电型区域240b的至少一部分上方延伸。
第二二极管对60的阴极可以电连接到信号线20，且第二二极管对60 的阳极可以电连接到第二电源线40。第二电源线40可以是Vss线。第二二 极管对60的阴极可以经由接触塞C2a电连接到信号线20,第二二极管对60 的阳极可以经由接触塞C2b电连接到第二电源线40。
参考图4A和4B，接触塞C2a可以被设置为不与形成在第一导电型区域 210b和金属性材料层230b之间的肖特基势垒接合区重叠。然而，示范性实 施例并不局限于此。像第一器件区中的接触塞Cla—样，接触塞C2a也可以 被设置为与肖特基势垒接合区重叠。
为了实现第二电极对60的阳极，可以在半导体衬底200的第一导电型 区域210b的上部形成高掺杂第一导电型区域250b。高掺杂第一导电型区域 250b可以是P+掺杂区。高浓度第一导电型区域250b和第二电源线40可以 经由接触塞C2b彼此电连接。
图5A是根据示范性实施例，其中实现了对应于图1的片上型ESD保护 电路100的半导体器件2000B的布局图。图5B是沿图5A的半导体器件 2000B的线VB-VB剖取的截面图。实验示出由金属和N型半导体之间的 结形成的肖特基二极管提供了优于由金属和P型半导体之间的结形成的肖 特基二极管的可靠性，仅由金属和N型半导体之间的结形成的肖特基二极管 可被包括在图5A和5B中的ESD保护电路中。
参考图5A和5B,有源区可以包括其中可以形成第一二极管对50的第 一器件区和其中可以形成第二二极管对60，的第二器件区。第一和第二器件 区可以通过在半导体衬底200中形成器件隔离膜300来定义。第一器件区可 以包括具有与参考图4A和4B描述的第一二极管对50相同结构的第一二极 管对50;而第二器件区可以包括具有极性与第一器件区的第一二极管对50 的极性相同的第二二极管对60，。由此，第一器件区和第二器件区的肖特基 二极管51和61，可以分别由金属性材料层230c与第一导电型区域210c之间 的结和金属性材料层230d与第一导电型区域210d之间的结形成。而且，结 型二极管52和62，可以分别由第一器件区和第二器件区的第一导电型区域 210c和第二导电型区域220c之间的结以及第一导电型区域210d与第二导电 型区域220d之间的结形成。第一导电型区域210c和210d可以是N型掺杂 区，第二导电型区域220c和220d可以是P型掺杂区。
第一二极管对50的阳极可以经由接触塞Cla电连接到信号线20,第一 二极管对50的阴极可以经由接触塞Clb连接到第一电源线30。第二二极管 对60，的阳极可以经由接触塞C2a连接到第二电源线40，而第二二极管对60， 的阴极可以经由接触塞C2b连接到信号线20。
参考图5A和5B,仅包括金属-N型半导体肖特基二极管的ESD保护 电路可以通过在第一器件区和第二器件区中形成二极管对50和60，来实现。 二极管对50和60，可以形成在半导体衬底200上的同一类型的中心有源区上 (例如N型)，且可以具有相同的结构，使得离子注入工艺或杂质扩散工艺 可以 一起形成具有相同类型的掺杂剂和相同的掺杂剂浓度的区域。例如， 210c和210d可以具有相同的类型的掺杂剂和相同的掺杂剂浓度，因此，可 以一起形成；220c和220d可以具有相同的类型的掺杂剂和相同的掺杂剂浓 度，因此，可以一起形成；以及240c和240d可以具有相同的类型的掺杂剂 和相同的掺杂剂浓度，因此，可以一起形成。从而，可以更容易形成ESD 保护电路。
根据示范性实施例，包括片上型ESD保护电路的半导体器件无论在低 压区还是在高压区，都可以以高响应速度保护内部电路免受ESD电涌。结 型二极管的掺杂区可以用作肖特基二极管的保护环，由此，该半导体器件可
以提供具有改善的二极管对的反向特性和正向特性的ESD保护电路。
虽然参考图1 -5B已经具体示出和描述了示范性实施例，但是本领域内
的普通技术人员应该理解的是，在没有偏离由下面的权利要求定义的示范性
实施例的精神和范围的前提下，可以进行形式和细节上的各种改变。
本发明要求于2007年7月20日向韩国知识产^U^ ( Korean Intellectual
Property Office)提交的韩国专利申请No.l0-2007-0073l 15的权益，并以参
考方式将其合并在此。
权利要求
1. 一种包括片上型静电放电保护电路的半导体器件，所述片上型静电放电保护电路包括:在半导体衬底中具有接触第二导电型区域的第一导电型区域的第一结型二极管；以及具有布置在所述第一导电型区域上且接触所述第一导电型区域的金属性材料层的第一肖特基二极管。
2. 如权利要求1所述的半导体器件，其中所述第一导电型是N型，所 述第二导电型是P型。
3. 如权利要求1所述的半导体器件，其中在所述半导体衬底的深度方 向上，所述第二导电型区域围绕所述第一导电型区域的至少一部分以给所述 肖特基二极管提供保护环。
4. 如权利要求1所述的半导体器件，其中所述第二导电型区域包括高 掺杂的第二导电型区域。
5. 如权利要求4所述的半导体器件，其中所述金属性材料层在所述高掺 杂的第二导电型区域的至少一部分上延伸。
6. 如权利要求1所述的半导体器件，其中所述第一导电型区域包括在 所述第一导电型区域的上部的高掺杂的第一导电型区域。
7. 如权利要求1所述的半导体器件，其中所述金属性材料层包括金属 和其硅化合物之一。
8. 如权利要求7所述的半导体器件，其中所述金属包括Mo、 W、 Co、 Ni和其合金中的一种。
9. 如权利要求1所述的半导体器件，还包括将所述肖特基二极管电连接到电源线和输入/输出信号端子之一的接触 塞，所述接触塞不与所述第 一导电型区域和所述金属性材料层的结区重叠。
10. 如权利要求1所述的半导体器件，其中所述第一导电型区域具有掺 杂剂浓度，所述第二导电型区域也具有掺杂剂浓度，所述第一导电型区域和 所述第二导电型区域的所述掺杂剂浓度由所述静电放电保护电路的工作范围确定。
11. 如权利要求1所述的半导体器件，其中所述结型二极管在大约0.6至大约0.8V的正向电压下导通，所述肖特基二极管在大约0.2至大约0.4V 的正向电压下导通。
12. —种包括片上型静电放电保护电路的半导体器件，其包括 第一二极管对，其布置在第一器件区中并且包括在半导体衬底中具有接触所述第 一器件区的第二导电型区域的第 一导电型区域的第一结型二极管，以及第一 肖特基二极管，其具有布置在所述第一器件区的所述第一导电 型区域上并与之接触的金属性材料层；以及 第二二极管对，其布置在第二器件区中且包括在半导体衬底中具有接触所述第二器件区的第二导电型区域的第 一导电型区域的第二结型二极管，以及第二肖特基二极管，其具有布置在所述第二器件区的所述第一导电 型区域上并与之接触的金属性材料层。
13. 如权利要求12所述的半导体器件，其中，所述第一器件区的所述第一导电型区域是N型掺杂区，所述第一器件区 的所述第二导电型区域是P型掺杂区；以及所述第二器件区的所述第 一导电型区域是P型掺杂区，所述第二器件区 的所述第二导电型区域是N型掺杂区。
14. 如权利要求13所述的半导体器件，其中所述第一二极管对包括电连接到输入/输出信号端子的阳极和电连接到 第一电源线的阴极；以及所述第二二极管对包括电连接到第二电源线的阳极和电连接到所述输入/输出信号端子的阴极。
15. 如权利要求12所述的半导体器件，其中，所述第一器件区的所述第一导电型区域是N型掺杂区，所述第一器件区 的所述第二导电型区域是P型掺杂区；以及所述第二器件区的所述第 一导电型区域是N型掺杂区，所述第二器件区 的所述第二导电型区域是P型掺杂区。
16. 如权利要求15所述的半导体器件，其中所述第一二极管对包括电连接到输入/输出信号端子的阳极和电连接到 第一电源线的阴极，以及所述第二二极管对包括电连接到第二电源线的阳极和电连接到所述输 入/输出信号端子的阴极。
17. 如权利要求12所述的半导体器件，其中在所述半导体衬底的深度方向上，所述第二导电型区域中的至少一个围 绕相应的所述第 一导电型区域的至少 一部分以给相应的肖特基二极管提供 保护环。
18. 如权利要求12所述的半导体器件，其中所述第一器件区和所述第 二器件区中的至少 一个在所述第二导电型区域的上部包括高掺杂的第二导 电型区域。
19. 如权利要求18所述的半导体器件，其中所述第一器件区和所述第 二器件区的金属性材料层的至少 一个在相应的所述高掺杂的第二导电型区 域的至少 一部分上方延伸。
20. 如权利要求12所述的半导体器件，其中所述第一器件区和所述第 二器件区中的至少一个在所述第一导电型区域的上部包括高掺杂的第一导 电型区i或。
21. 如权利要求12所述的半导体器件，其中所述第一器件区和所述第 二器件区的金属性材料层的至少一个包括金属和其硅化合物之一。
22. 如权利要求21所述的半导体器件，其中所述金属包括Mo、 W、 Co、 Ni和它们的合金中的 一种。
23. 如权利要求12所述的半导体器件，还包括接触塞，将所述第一器件区和所述第二器件区中的至少一个的所述肖特 基二极管电连接到电源线和输入/输出信号端子中的一个，所述接触塞不与所 述第 一导电型区域和所述金属性材料层的结区重叠。
24. 如权利要求12所述的半导体器件，其中所述第一器件区和所述第 二器件区中的至少一个的所述结型二极管在大约0.6至大约0.8V的正向电压 下导通，所述肖特基二极管在大约0.2至大约0.4V的正向电压下导通。
25. —种制造包括片上型静电放电保护电路的半导体器件的方法，所述方法包4舌在半导体衬底中设置第一导电型区域；通过形成与所述第一导电型区域接触的第二导电型区域，设置结型二极 管；以及通过在所述第 一导电型区域上形成金属性材料层，设置肖特基二极管。
26. 如权利要求25所述的方法，其中所述第一导电型是N型，所述第 二导电型是P型。
27. 如权利要求25所述的方法，还包括，在形成所述第二导电型区域之后，在所述第二导电型区域的上部形成高 掺杂的第二导电型区域。
28. 如权利要求27所述的方法，其中所述形成的金属性材料层在所述 第二导电型区域的至少 一部分上方延伸。
29. 如权利要求25所述的方法，其中所述金属性材料层包括金属或其 硅化合物。
30. 如权利要求29所述的方法，其中所述金属包括Mo、 W、 Co、 Ni 及其合金中的一种。
31. 如权利要求25所述的方法，还包括掺杂所述第一导电型区域和掺 杂所述第二导电型区域，其中所述第一导电型区域和所述第二导电型区域的掺杂剂浓度由静电放电保护电路的工作范围来决定。
32. 如权利要求25所述的方法，其中所述结型二极管在大约0.6至大约 0.8V的正向电压下导通，所述肖特基二极管在大约0.2至大约0.4V的正向 电压下导通。
全文摘要
本发明提供一种具有片上型静电放电(ESD)保护电路的半导体器件及其制造方法。该片上型ESD保护电路可以包括在半导体衬底中具有接触第二导电型区域的第一导电型区域的第一结型二极管以及具有布置在半导体衬底的第一导电型区域上且接触该第一导电型区域的金属性材料层的第一肖特基二极管。
文档编号H01L23/58GK101388392SQ20081017562
公开日2009年3月18日 申请日期2008年7月18日 优先权日2007年7月20日
发明者房基仁, 朴明圭, 李泰政, 金炳善 申请人:三星电子株式会社