专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种改进的半导体器件及其制造方法。
背景技术：
用于电源的半导体器件应该优选地在相对高的电压，例如接近 理论上的击穿电压下操作。当通过集成电路来控制在高电压下操作 的外部器件时，在集成电路中可能需要高电压控制元件，并且该高 电压控制元件应该^皮构造以具有高击穿电压。因此，当高电压直4妄 施加至晶体管的漏极或源极时，漏极/源极和半导体衬底之间的穿通
电压(punch through voltage )以及漏才及/源才及和阱(well)或衬底之 间的击穿电压可能需要大于该高电压。
在各种高电压半导体器件中，横向扩散(lateral diffused) MOS (LDMOS )器件可以具有适用于高电压的结构，其中横向扩散MOS 器件可以是高电压MOS器件中的一种类型。LDMOS可以使用漂 移区来将沟道区和漏电极隔开，且LDMOS可以通过栅电极来控制。
相关才支术的LDMOS器件可以具有形成于半导体衬底上和/或 上方具有基本上相等高度的源区和漏区。此外，石圭的局部氧化(Local
6Oxidation of Silicon) (LOCOS)绝缘膜可以设置在源区和漏区之 间。
因为LOCOS绝缘膜可以在半导体衬底中一定的深度形成，从 源区移动经由沟道区的电子可以在LOCOS绝纟彖膜下方移动并且朝 着漏区迁移。因此，在这种相关技术的LDMOS器件中，电子需要 移动的3巨离可能相对;也长，这可能增加导通电阻(on画resistance )
V丄vuii 乂。
发明内容
本发明实施例涉及一种半导体器件以及用于制造该半导体器 件的方法。本发明实施例还可以涉及一种具有最小化的导通电阻的 半导体器件及其制造方法。
才艮据本发明实施例，半导体器件可以包括下列元件中的至少一 个形成于半导体4于底上/或上方的第一导电型阱(conductive type well);形成于第 一导电型阱内的第二导电型本体区(second conductive type body region );形成于本体区的表面上和/或上方的第 一导电型源区；形成于第一导电型阱的表面上和/或上方的第一导电 型漏区；布置在第 一 导电型源区和第 一 导电型漏区之间的场绝缘层 (field insulation layer );形成于场绝缘层上和/或上方的栅电极。可 以在比第一导电型漏区低的位置处形成第一导电型源区。
才艮据本发明实施例，用于制造半导体器件的方法可以包括下列 中的至少一个在半导体衬底上和/或上方形成第一导电型阱；在形 成第一导电型阱的半导体衬底上和/或上方形成场绝缘层；选择性地 刻蚀场绝》彖层；将第 一导电型摻杂物离子注入至场绝缘层的 一侧中 以形成漏区；通过^皮选择性刻蚀的场绝纟彖层来注入第 一导电型掺杂 物离子和第二导电型掺杂物离子以在被选择性刻蚀的场绝缘层下
7面和/或之下形成第二导电型本体区并且在第二导电型本体区的表
面上和/或上方形成第一导电型源区；在场绝缘层上和/或上方形成 栅电极，并且去除第二导电型本体区上和/或上方的场绝缘层。
图1示出了根据本发明实施例的半导体器件的横截面图。
的横截面图。
具体实施例方式
图1示出了根据本发明实施例的半导体器件的横截面图。参照 图1,可以在半导体衬底10上和/或上方形成第一导电型埋层(buried layer) 11和第一导电型阱12。可以在第一导电型阱12的上部内形 成第二导电型P-本体区(P-body region ) 30。
才艮据本发明实施例，可以通过注入掺杂物来形成第 一导电型埋 层ll。根据本发明实施例，可以填充诸如緩冲氧化膜(buffer oxide film)的绝缘材料来替代第一导电型埋层11。
可以在P-本体区30上和/或上方形成第一导电型源区31和第 二导电型源招〃接触区32。
可以在第一导电型源区31的一侧形成场绝纟彖层20，而在场绝 乡彖层20的一侧形成漏区33。
#4居本发明实施例，可以通过LOCOS工艺或通过浅沟槽隔离 (shallow trench isolation ) ( STI)工艺来形成场绝缘层20。为了举 例和方便，将考虑通过LOCOS工艺形成的氧化膜。可以在场绝纟彖层20上和/或上方形成4册电才及40。可以在^册电^L 40的侧壁形成隔离体(spacer) 41。才艮据本发明实施例，场绝缘层 20可以用作用于栅电极40的栅极绝缘膜。然而，根据本发明实施 例，可以完全消去场绝纟彖层20，而可以形成隔开的棚"f及绝纟彖膜。
才艮据本发明实施例，可以基本上以沟槽形状来选^H"生地去除场 绝纟彖层20。可以在形成于场绝全彖层20中的沟冲曹下面和/或之下形成 源区31、源扨j妄触区32和P-本体区30。
才艮据本发明实施例，可以在场绝纟彖层20可能已经;故选择性地 去除的部分上和/或上方以及在场绝纟彖层20剩余的部分上和/或上方 形成栅电极40。可以在与场绝缘层20的下侧基本上相同或在其之 下的位置处形成源区31。根据本发明实施例，可以在比漏区33的 位置低的位置形成源区31。从源区31发出的电子可以因此在基本 上水平的方向上和基本上向上的方向上迁移，且可以流向漏区33。
由于4艮据本发明实施例的半导体器件的电子移动^各径可以相 对地短于相关技术的LDMOS器件的电子移动路径，所以可以最小 化导通电阻。此外，场绝缘层20可以不需要相对地比相关技术的 LDMOS器件的场绝纟彖层薄。因此，击穿电压可以与相关4支术的 LDMOS器件的击穿电压类似。
法的横截面图。参照图2，根据本发明实施例，第一导电型掺杂物 离子可以;故注入至半导体^"底10上和/或上方，并且该第一导电型 掺杂物离子可以形成第一导电型埋层11和第一导电型阱12。根据 本发明实施例，第一导电型掺杂物可以是N型掺杂物或P型掺杂物。 为了举例，将描述N型掺杂物。
9参照图3,可以在半导体衬底10上和/或上方选择性地形成场 绝缘层20。根据本发明实施例，可以通过LOCOS工艺或STI工艺 来形成场绝缘层20。根据本发明实施例，通过LOCOS工艺形成的 氧化力莫可以用作场绝纟彖层20 。
参照图4,可以基本上以沟槽图才羊来选4奪性i也刻蚀部分场绝乡彖 层20。根据本发明实施例，被刻蚀的场绝缘层20相对于未被刻蚀 的部分可以形成具有相乂于小的厚度，并且可以在半导体4于底10上 和/或上方形成。
参照图5，第一导电型掺杂物离子可以被注入至场绝缘层20 之间，并且该第一导电型掺杂物离子可以形成漏区33。 4艮据本发明 实施例，可以在^皮刻蚀成沟槽图样的场绝缘层20下面和/或之下注 入第一导电型掺杂物离子和第二导电型掺杂物离子。根据本发明实 施例，这才羊可以形成P-本体区30、第一导电型源区31和第二导电 型源招j妾触区32。
参照图6，可以在场绝》彖层20上和/或上方沉积并图样化多晶 硅，且该多晶硅可以形成栅电极40。才艮据本发明实施例，在刻蚀和 图才羊4匕4册电才及40之后，可以去除至少部分场绝纟彖层20,该至少部 场绝^彖层20可以很薄并被刻蚀成沟槽图样。可以在4册电才及40的侧 壁形成隔离体41。根据本发明实施例，可以在源区31、源极接触 区32和漏区33中形成"l妄触l牛(contact )。这可以-使用石圭化物工艺 (silicide process )来实现。
根据本发明实施例，可以最小化半导体器件的导通电阻。 领域的技术人员而言是清楚且显而易见的。因此，本发明意在涵盖在所附权利要求及其等同替换的范围内的对所4皮露的本发明实施 例的》务改和变形。
1权利要求
1. 一种器件，包括第一导电型阱，形成于半导体衬底上方；第二导电型本体区，形成于所述第一导电型阱内；第一导电型源区，形成于所述第二导电型本体区的表面上方；第一导电型漏区，形成于所述第一导电型阱的表面上方；以及场绝缘层，形成于所述第一导电型源区和所述第一导电型漏区之间，其中，所述第一导电型源区形成在比所述第一导电型漏区的位置低的位置。
2. 根据权利要求1所述的器件，进一步包括形成于所述场绝缘层 上方的4册电才及。
3. 根据权利要求2所述的器件，其中，部分所述场绝缘层被选择 性地刻蚀达到第 一厚度，而部分所述场绝纟彖层^皮选l奪性地刻蚀 达到第二厚度。
4. 根据权利要求3所述的器件，其中，所述第二厚度小于所述第 一厚度。
5. 根据权利要求4所述的器件，其中，在具有所述第一厚度的所 述场绝纟彖层上方以及在具有所述第二厚度的所述场绝纟彖层上 方形成所述4册电才及。
6. 根据权利要求1所述的器件，其中，所述源区的顶部表面的高 度位置与所述场绝缘层的底部表面的高度位置基本上相同。
7. 根据权利要求6所述的器件，其中，所述漏区的顶部表面位于 比所述源区的顶部表面高的位置。
8. 根据权利要求1所述的器件，进一步包括第二导电型源极接触 区，相对于所述半导体衬底，所述第二导电型源极接触区形成 于所述第 一导电型源区的一侧。
9. 根据权利要求8所述的器件，其中，使用硅化物工艺形成所述 第二导电型源极接触区。
10. 根据权利要求1所述的器件，其中，第一导电型埋层形成在所 述第一导电型阱之下。
11. 一种方法，包才舌 在半导体衬底上方形成第一导电型阱；在形成所述第一导电型阱的所述半导体衬底上方形成场 绝缘层；选择性地刻蚀所述场绝纟彖层；将第一导电型掺杂物离子注入至所述场绝缘层的 一侧中 以形成漏区；通过所述被选择性刻蚀的场绝缘层来注入所述第一导电 型掺杂物离子和第二导电型掺杂物离子以在所述被选择性刻 蚀的场绝缘层之下形成第二导电型本体区并且在所述第二导 电型本体区的表面上方形成第一导电型源区；以及在所述场绝纟彖层上方形成4册电才及并且去除所述第二导电 型本体区上方的所述场绝缘层。
12. 根据权利要求11所述的方法，其中，选择性地刻蚀所述场绝 缘层包括刻蚀部分所述场绝缘层以便所述场绝缘层被刻蚀的 部分具有比所述场绝缘层未被刻蚀的部分的厚度'j 、的厚度。
13. 根据权利要求12所述的方法，其中，在所述场绝缘层的所述 一皮刻蚀的部分和所述场绝缘层的所述未被刻烛的部分上方形 成所述4册电才及。
14. 根据权利要求13所述的方法，其中，在形成所述栅电极之后 去除所述场绝缘层的所述被刻蚀的部分，而基本上保留所述场 绝缘层的所述未被刻蚀的部分。
15. 根据权利要求11所述的方法，其中，所述第一导电型源区形 成在比所述漏区的高度位置低的高度位置。
16. 才艮据权利要求15所述的方法，其中，相对于所述半导体衬底， 所述第 一导电型源区的顶部表面位于比所述漏区的底部部分 低的位置。
17. 根据权利要求11所述的方法，其中，所述第一导电型源区的 顶部表面的高度位置形成在基本上与所述场绝缘层的底部表 面相同的高度位置。
18. 根据权利要求11所述的方法，进一步包括在所述第一导电型 源区的一侧形成第二导电型源相j妄触区。
19. 才艮据权利要求18所述的方法，其中，4吏用石圭化物工艺形成所 述第二导电型源才及*接触区。
20.才艮据权利要求11所述的方法，进一步包括在所述第一导电型 阱之下形成第一导电型埋层。
全文摘要
本发明实施例涉及一种具有最小化的导通电阻的半导体器件。根据本发明实施例，半导体器件可以包括下列中的至少一个形成于半导体衬底上/或上方的第一导电型阱；形成于第一导电型阱内的第二导电型本体区；形成于本体区的表面上和/或上方的第一导电型源区；形成于第一导电型阱的表面上和/或上方的第一导电型漏区。此外，根据本发明实施例，半导体器件可以包括布置在第一导电型源区和第一导电型漏区之间的场绝缘层以及形成于场绝缘层上和/或上方的栅电极。可以在比漏区低的位置处形成源区。
文档编号H01L29/06GK101471377SQ20081017559
公开日2009年7月1日 申请日期2008年11月7日 优先权日2007年12月27日
发明者高哲柱 申请人:东部高科股份有限公司