专利名称：图像传感器及其制造方法
技术领域：
本发明涉及一种图像传感器及其制造方法，更具体地，涉及一种通过调 整沟道区的掺杂浓度而能够提高电子转移效率的图像传感器。
背景技术：
图像传感器是将光学图像转换为电信号的半导体器件。图像传感器可分
类成电荷耦合器件(CCD)图像传感器或互补金属氧化物半导体(CMOS)图 像传感器。
通常，CMOS图像传感器通过CMOS技术提供与像素数量相对应的金 属氧化物半导体(MOS)晶体管以及利用外围器件如控制电路及信号处理电 路，采用切换方式依次检测输出。
另外，CMOS图像传感器一般包括用于接收光以产生光电荷的光电二极 管以及根据单位像素布置的MOS晶体管。
用于单位像素的MOS晶体管电路通常包括转移晶体管、复位晶体管、 存取晶体管以及选择晶体管，其中转移晶体管用于将在光电二极管收集的光 电荷转移到浮置扩散区，复位晶体管用于将浮置扩散区的电势设置为期望值 以及将电荷耗尽从而将该浮置扩散区复位，存取晶体管用于接收该浮置扩散 区的电压以用作源极跟随缓冲放大器，选择晶体管用于执行寻址转换。
另外，转移晶体管通常包括栅极、电荷移动所通过的沟道以及用作浮置 扩散区的漏极。
在转移晶体管的操作期间，如果光转移到光电二极管并产生了光电荷， 那么该转移晶体管的栅极就被打开。然后，由该沟道所调整的阈值电压减小， 从而使从该光电二极管产生的电荷通过该沟道转移到该浮置扩散区。
在图像传感器中，转移晶体管的沟道和光电二极管源极的n型掺杂区域 之间具有优秀的转移(transmission)性能是重要的。为了提高电子转移性能， 当关闭晶体管时，必须阻止存在于沟道中的电荷向光电二极管回流。如果电
5荷向光电二极管回流，就会出现噪音或图像延迟(lag)。
发明内容
本发明实施例提供了一种图像传感器及其制造方法。通过调整沟道区的 掺杂浓度，该图像传感器能够具有提高的电子转移效率。
在本发明的一实施例中， 一种图像传感器包括栅极，位于半导体衬底 上；第一p型掺杂区域，位于该栅极下；第二p型掺杂区域，位于该栅极下 并且邻近该第一p型掺杂区域；第三p型掺杂区域，邻近该第一p型掺杂区 域并且位于该第二p型掺杂区域的相对侧；第四p型掺杂区域，邻近该第三 p型掺杂区域；n型掺杂区域，布置在该半导体衬底中并使得至少部分该n 型掺杂区域位于该第一、第三以及第四p型掺杂区域下；以及浮置扩散区， 邻近该第二p型掺杂区域。
在本发明的另一实施例中， 一种制造图像传感器的方法包括以下步骤-在半导体衬底中形成n型掺杂区域；在该n型掺杂区域上形成第一 p型掺杂 区域；在该第一p型掺杂区域的第一侧形成第二p型掺杂区域；在至少部分 该第一 p型掺杂区域和至少部分该第二 p型掺杂区域上形成栅极；在该第一 p型掺杂区域的第二侧、于该n型掺杂区域上形成第三p型掺杂区域；在该 第三p型掺杂区域的一侧于该n型掺杂区域上形成第四p型掺杂区域；以及 在该栅极的一侧于该第二p型掺杂区域上形成浮置扩散区。
利用本发明，当关闭转移晶体管时，可阻止沟道区的电子向光电二极管 回流，从而能够降低噪音以及减少图像延迟。
图1至图5为示出根据本发明实施例的图像传感器的制造方法的剖面图。
图6示出了 (a)根据本发明实施例的图像传感器的掺杂浓度作为位置 函数的曲线图；以及(b)示出了根据本发明实施例的图像传感器的电势作 为位置函数的曲线图。
具体实施例方式
6在下面描述使用了词语"在......上面"或"在......上方"或"在......上"，
本领域的技术人员应当理解，当谈及层、区域、图案或结构时，该层、区域、 图案或结构可能直接位于另一层或结构之上，或者也可能存在中间层、区域、 图案或结构。当下面描述使用了词语"在......之下"或"在......下方"时，
本领域的技术人员应当理解，当谈及层、区域、图案或结构时，该层、区域、 图案或结构可能直接位于其它层或结构之下，或者也可能存在中间层、区域、 图案或结构。
图5为示出根据本发明实施例的图像传感器的剖面图。
参见图5，图像传感器包括栅极60，位于半导体衬底10上；第一 p
型掺杂区域50和第二p型掺杂区域110，其布置在该栅极60下；第三p型 掺杂区域70;第四p型掺杂区域80; n型掺杂区域40以及浮置扩散区100。 该第三p型掺杂区域70布置在该半导体衬底10中且邻近该第一 p型掺杂区 域50的一侧。并且，该第四p型掺杂区域80布置在半导体衬底10中且邻 近该第三p型掺杂区域70的一侧。该n型惨杂区域40布置在半导体衬底10 内，并且其深度大于该第三p型掺杂区域70以及该第一 p型掺杂区域50的 深度。该n型掺杂区域40也可布置在该第一p型掺杂区域50、该第三p型 掺杂区域70以及该第四p型掺杂区域80的下方。浮置扩散区100可布置在 半导体衬底10上且位于栅极60的一侧。该浮置扩散区100能够界定该第二 p型掺杂区域110的侧边边界(side boundary)。
在一实施例中，该半导体衬底10是重惨杂p型衬底(p++)。轻掺杂的 p型外延层布置在半导体衬底10上并且可通过外延工艺形成。该半导体衬底 10包括用于将有源区与场区域(fiddarea)隔离的隔离层20。另外，该栅极60 包括多个间隔件卯，并且至少部分该第三p型掺杂区域70位于所述间隔件 90中的一个之下。
第一 p型阱区31以及第二 p型阱区32布置在该n型掺杂区域40的两 侧，以助于隔离该n型惨杂区域40。 g卩，该第一p型阱区31布置在该n型 掺杂区域40的一侧，而该第二 p型阱区32布置在该n型掺杂区域40的相 对侧。
在一实施例中，该第一至该第四p型掺杂区域50、 110、 70以及80布 置在该n型掺杂区域40上，因此有助于将该n型掺杂区域40与该半导体衬底10的上表面隔离。
该栅极60布置在该半导体衬底10中n型掺杂区域40与第二 p型阱区 32接触的部分上方。即， 一部分该n型掺杂区域40布置在一部分该栅极60 的下方， 一部分该第二p型阱区32布置在一部分该栅极60的下方。并且， 该第一 p型掺杂区域50布置在部分该栅极60和部分该n型掺杂区域40之 间，因此有助于将该n型掺杂区域40与该栅极60隔离。在一实施例中，该 第一 p型掺杂区域50邻近该第二 p型阱区32。
在一些实施例中，位于该栅极60下的部分该第二 p型阱区32可被界定 为该第二p型掺杂区域110。因此，该第二p型掺杂区域110的杂质浓度与 该第二p型阱区32的杂质浓度大致相同。
该第一 p型掺杂区域50和该第二 p型掺杂区域110可用作沟道区。另 外，该第一 p型掺杂区域50的杂质浓度高于该第二 p型掺杂区域110的杂 质浓度，该第三p型掺杂区域70的杂质浓度高于该第一 p型掺杂区域50的 杂质浓度。另外，该第四p型掺杂区域80的杂质浓度高于该第三p型掺杂 区域70的杂质浓度。目卩，在一实施例中，从该第二p型掺杂区域IIO到第 一 p型掺杂区域50到该第三p型掺杂区域70到该第四p型掺杂区域80， p 型杂质的浓度依次增加。
因此，包括该n型掺杂区域40的光电二极管的阈值电压高于该浮置扩 散区100的阈值电压，从而能够阻止沟道区的电荷向该光电二极管回流。因 此，通过减少噪音和图像延迟的产生可提高图像传感器的质量。
另外，根据本发明实施例，可以扩展该n型掺杂区域40与该栅极60的 重叠区域，从而提高电子转移效率。下面参照图1至图6描述根据本发明实 施例的制造方法。
参见图1，在半导体衬底10上形成该光电二极管的n型掺杂区域40和 该第一p型掺杂区域50。
该半导体衬底10是重掺杂p型衬底(p++),并包括轻掺杂p型外延层。 可通过外延工艺，在该半导体衬底10上形成该轻掺杂p型外延层。
在该半导体衬底10上形成隔离层20以界定该有源区和该场区域。例如， 可通过浅沟槽隔离(STI)工艺形成该隔离层20。
在该半导体衬底10上形成该第一 p型阱区31以及该第二 p型阱区32，
8能够有助于隔离该n型掺杂区域40。在邻近隔离层20处形成该第一 p型阱 区31，能够有助于将该n型掺杂区域40与该隔离层20隔离。该第一p型阱 区31围绕该隔离层20。可将第二 p型阱区32形成为与该第一 p型阱区31 间隔开。在一实施例中，通过该第一p型阱区31和该第二p型阱区32界定 该光电二极管的该n型掺杂区域40。可使用轻掺杂p型杂质p0形成该第一 p型阱区31和该第二 p型阱区32。
在一实施例中，在该半导体衬底10上形成第一光致抗蚀剂图案210，暴 露出该第一p型阱区31和该第二 p型阱区32之间的半导体衬底10的表面。
接着，利用该第一光致抗蚀剂图案210作为离子注入掩模，注入n型杂 质。例如，通过以大约50keV至大约300keV的注入能量注入磷离子，形成 该n型掺杂区域40。作为另一个示例，通过以大约80keV至大约360keV的 注入能量注入砷离子，形成该n型掺杂区域40。
因此，该n型掺杂区域40形成在该第一p型阱区31和该第二 p型阱区 32之间。此外，可以用高注入能量注入该n型掺杂区域40的n型杂质，以 使该n型杂质形成在该半导体衬底10的较深区域内。
可执行退火工艺，以使该n型掺杂区域40内的杂质扩散。
下面，通过注入p型杂质离子，在半导体衬底10的表面上形成该第一p 型掺杂区域50。利用该第一光致抗蚀剂图案210作为离子注入掩模，通过注 入轻掺杂p型杂质p0，形成该第一 p型掺杂区域50。利用比该n型掺杂区 域40的离子注入能量低的离子注入能量，形成该第一p型掺杂区域50。因 此，该第一p型掺杂区域50形成的深度小于该n型掺杂区域40的深度。例 如，通过以大约5keV至大约80keV的注入能量注入BF2离子，形成该第一 p型掺杂区域50。作为另一个示例，通过以大约1.5keV至大约30keV的注 入能量注入硼离子，形成该第一p型掺杂区域50。
在一实施例中，在邻近第二 p型阱区32处形成该第一 p型掺杂区域50， 该第二 p型阱区32靠近该半导体衬底10的表面。此外，也可在邻近第二 p 型阱区32处，形成位于该第一 p型掺杂区域50之下的该n型掺杂区域40。
该第一p型掺杂区域50的杂质浓度高于该第二 p型阱区32的杂质浓度。
根据一些实施例，在形成该第一 p型阱区31和该第二 p型阱区32之后， 形成该n型掺杂区域40和该第一 p型掺杂区域50。在一些可选实施例中，在形成该n型掺杂区域40和该第一 p型掺杂区域50之后，形成该第一 p型 阱区31和该第二p型阱区32。
参见图2，在该半导体衬底10上形成该栅极60。例如，栅极60可为转 移晶体管的栅极。可用该领域中公知的任何适合方法形成该栅极60。在一实 施例中，可通过沉积栅极绝缘层和栅极导电层，然后对该栅极绝缘层和该栅 极导电层进行图案化来形成该栅极60。例如，该栅极导电层可为利用多晶硅、 金属(如钨)以及金属硅化物的单一层或多层。
该栅极60形成在部分该半导体衬底10上，以使该栅极60位于该第一 p 型掺杂区域50与该第二p型阱区32相邻的点的上方。§卩，部分栅极60位 于部分该第一 p型掺杂区域50的上方，而另一部分该栅极60位于部分该第 二p型阱区32的上方。
因此，通过该栅极60下的该第一 p型掺杂区域50与该第二 p型阱区32 形成沟道区。下面，将该栅极60下的部分该第二p型阱区32称为第二p型 掺杂区域110。该沟道区的第一 p型掺杂区域50的杂质浓度高于该第二 p型 掺杂区域110的杂质浓度。在一特定实施例中，位于该栅极60下的部分该 第一 p型掺杂区域50的宽度大约为0.5pm。
如上所述，由于形成该n型掺杂区域40之后，在半导体衬底10上形成 该栅极60，所以可以控制该栅极60与该n型掺杂区域40的重叠区域。因此， 可利用栅极电压，控制沟道反转区域向该栅极60下的半导体衬底10表面扩 散，从而可利用该栅极电压，控制该沟道区与该光电二极管之间的转移能力。 另外，当该栅极60与该n型掺杂区域40的重叠区域变得较大时，可通过栅
极沟道反转场控制该重叠区域，以提高电荷转移效率。
参见图3，在该栅极60—侧的该n型掺杂区域40上，形成该第三p型 掺杂区域70。通过注入具有中级浓度p+的p型掺杂物，形成该第三p型掺 杂区域70。例如，该第三p型掺杂区域70包括BF2或硼离子。通过在该半 导体衬底10上形成暴露该n型掺杂区域40的第二光致抗蚀剂图案220，然 后利用该第二光致抗蚀剂图案220和该栅极60作为离子注入掩模来执行离 子注入工艺，形成该第三p型掺杂区域70。在一实施例中，以大约O。到大 约10°的倾斜角度，执行该第三p型掺杂区域70的离子注入工艺。因此， 在该栅极60的一侧形成至少大部分该第三p型掺杂区域70。在一实施例中，以与该第一 p型掺杂区域50相似的离子注入能量，形
成该第三p型掺杂区域70。由于通过离子注入在该第一 p型掺杂区域50上 形成该第三p型掺杂区域70，因此该第三p型掺杂区域70的杂质浓度高于 该第一 p型掺杂区域50的杂质浓度。
因此，该第三p型掺杂区域70的杂质浓度高于该第一 p型掺杂区域50 的杂质浓度，该第一 p型惨杂区域50的杂质浓度高于该第二 p型掺杂区域 110的杂质浓度。
参见图4，在该栅极60—侧的该n型掺杂区域40上，形成该第四p型 掺杂区域80。通过以高浓度p+十注入p型杂质，形成该第四p型掺杂区域80。 例如，该第四p型掺杂区域80包括氟化硼(BF2)或硼离子。
在一实施例中，利用该第二光致抗蚀剂图案220作为离子注入掩模，通 过离子注入工艺，形成该第四p型掺杂区域80。以大约15°到大约45。的 倾斜角度执行该第四p型掺杂区域80的离子注入工艺。因此，该第四p型 掺杂区域80能够与该栅极60隔离开。
在一实施例中，以与该第一 p型掺杂区域50相似的离子注入能量形成 该第四p型掺杂区域80。由于在形成有该第一 p型掺杂区域50和第三p型 掺杂区域70的该半导体衬底10的表面上形成该第四p型惨杂区域80，因此， 该第四p型掺杂区域80的杂质浓度高于第一 p型掺杂区域50和该第三p型 掺杂区域70的杂质浓度。
因此，该第四p型掺杂区域80的杂质浓度高于该第三p型掺杂区域70 的杂质浓度，该第三p型掺杂区域70的杂质浓度高于该第一 p型掺杂区域 50的杂质浓度，该第一 p型掺杂区域50的杂质浓度高于第二 p型掺杂区域 IIO的杂质浓度。
如上所述，在该n型掺杂区域40上，形成第一、第三以及第四p型掺 杂区域50、 70、 80，从而在该半导体衬底IO上形成具有PNP结构的光电二 极管。
参见图5，在该栅极60的侧壁形成间隔件90，在栅极60的一侧形成浮 置扩散区100，其用于接收该光电二极管所产生的光电子。
在一实施例中，形成暴露该栅极60 —侧的部分该半导体衬底10的光致 抗蚀剂图案(未示出)，然后利用该光致抗蚀剂作为离子注入掩模，形成轻掺杂漏极(LDD)。接着，可移除该光致抗蚀剂图案，然后在该栅极60的 侧壁形成间隔件90。然后，在栅极60的一侧注入重掺杂n型杂质，以形成 该浮置扩散区IOO。在一可选实施例中，在形成间隔件90之后形成该第四p 型掾杂区域80，从而将间隔件90用作部分离子注入掩模。
根据本发明的实施例，该n型掺杂区域40上形成的p型掺杂区域的分 布(profile)为杂质浓度随着离开栅极60的距离而增加。因此，可以提高具 有较高杂质浓度的p型掺杂区域的阈值电压，从而阻止电荷向该光电二极管 回流。
图6 (a)为示出根据本发明实施例的图像传感器的掺杂浓度作为位置函 数的曲线图。在图6 (a)中，x轴表示形成在该半导体衬底内的杂质区域的 位置，y轴表示掺杂浓度。图6 (b)为示出电势作为位置函数的曲线图，在 图6 (b)中，xl轴表示杂质区域的位置，yl轴表示电势。
参见图6 (a)，根据p型掺杂区域的分布，该第四p型掺杂区域80具 有高浓度？++，该第三p型掺杂区域70具有中级浓度p+，该第一p型掺杂 区域50具有低浓度p0，该第二p型掺杂区域110具有浓度p0，其低于该第
一 p型掺杂区域50的杂质浓度。
因此，由于该沟道区的第一 p型掺杂区域50的杂质浓度高于该第二 p 型掺杂区域110的杂质浓度，因此该第一 p型掺杂区域50具有较高的阈值 电压。
参见图6 (b)，电势从该第四p型掺杂区域80到该第二 p型掺杂区域 IIO是增加的。具体地，由于该第一p型掺杂区域50的杂质浓度高于该第二 p型掺杂区域110的杂质浓度，因此该第一p型掺杂区域50具有较低的电势 水平。因此，当该光电二极管的n型掺杂区域40所产生的电子向该浮置扩 散区100转移时，该第二p型掺杂区域110不能用作势垒。
艮口，由于该第一 p型掺杂区域50的杂质浓度高于该第二 p型掺杂区域 110的杂质浓度，因而该第一 p型掺杂区域50的阈值电压高于该第二 p型掺 杂区域110的阈值电压。因此，第一 p型掺杂区域50的电势水平低于该第
二 p型掺杂区域110的电势水平。
因此，当关闭该转移晶体管时，可阻止该沟道区的电子向该光电二极管 回流，从而能够降低噪音以及减少图像延迟。
12另外，由于能够扩展该n型掺杂区域40与该栅极60的重叠区域，因此 即使该沟道区的阈值电压增加了，也可增强电荷转移特性。
根据本发明的实施例，该沟道区与该光电二极管的连接部分的杂质浓度 高于该沟道区与该浮置扩散区的连接部分的杂质浓度。因此，当关闭该栅极 时，可以阻止该沟道区的电荷向该光电二极管回流，从而降低噪音以及减少 图像延迟。
另外，在形成该栅极之前，不使用额外的掩模工艺就可形成该光电二极 管，从而可以更好地控制该栅极与该n型掺杂区域的重叠区域。因此，能够 利用栅极电压控制该光电二极管的电连接，以提高电子转移效率。
另外，根据本发明的实施例，可在形成该栅极之前形成该光电二极管的 n型掺杂区域，从而阻止可能由栅极穿通引起的寄生效应，并且能以较高能 量形成该n型掺杂区域。
本说明书中所涉及的任何"一个实施例"、"实施例"、"示例性实施 例"等等，其含义是指结合所述实施例描述的特定特征、结构或特性都包括 在本发明的至少一个实施例中。说明书中各处出现的这些词语并不必须全部 指向同一个实施例。另外，当结合任一实施例描述特定特征、结构或特性时， 认为其落在本领域的普通技术人员结合其它实施例就可实现这些特征、结构 或特性的范围内。
虽然参照多个示例性实施例描述了本发明的实施例，但是，可以理解的 是，本领域的普通技术人员可以设计出多个其它的改进和实施例，而落入本 发明所公开原理的精神和范畴内。更加具体地，可以在说明书、附图以及所 附权利要求的范围内对组件和/或附件组合排列中的配置进行各种变化和改 进。除了对组件和/或配置进行各种变化和改进外，其它可以选择的应用对本 领域的普通技术人员而言也是显而易见的。
1权利要求
1. 一种图像传感器，包括栅极，位于半导体衬底上；第一p型掺杂区域，位于所述栅极下；第二p型掺杂区域，位于所述栅极下并且邻近所述第一p型掺杂区域；第三p型掺杂区域，邻近所述第一p型掺杂区域并且位于所述第二p型掺杂区域的相对侧；第四p型掺杂区域，邻近所述第三p型掺杂区域；n型掺杂区域，布置在所述半导体衬底中，使得至少部分所述n型掺杂区域位于所述第一p型掺杂区域、第三p型掺杂区域和第四p型掺杂区域之下；以及浮置扩散区，位于所述栅极的一侧，并且与所述第二p型掺杂区域相接触。
2. 根据权利要求1所述的图像传感器，还包括第一p型阱区，布置在所述n型掺杂区域的第一侧；以及 第二p型阱区，布置在所述n型掺杂区域的第二侧。
3. 根据权利要求2所述的图像传感器，其中所述第二 p型掺杂区域设 置为所述第二 p型阱区的一部分。
4. 根据权利要求2所述的图像传感器，其中所述第二 p型掺杂区域的 杂质浓度大约等于所述第二 p型阱区的杂质浓度。
5. 根据权利要求2所述的图像传感器，其中所述第一p型阱区的杂质 浓度大约等于所述第二 p型阱区的杂质浓度。
6. 根据权利要求1所述的图像传感器，其中所述第一 p型掺杂区域的 杂质浓度大于所述第二 p型掺杂区域的杂质浓度。
7. 根据权利要求6所述的图像传感器，其中所述第三p型掺杂区域的 杂质浓度大于所述第一 p型掺杂区域的杂质浓度。
8. 根据权利要求7所述的图像传感器，其中所述第四p型掺杂区域的 杂质浓度大于所述第三p型掺杂区域的杂质浓度。
9. 一种制造图像传感器的方法，包括以下步骤 在半导体衬底中形成n型掺杂区域；在所述n型掺杂区域上形成第一 p型掺杂区域；在所述半导体衬底中形成第二 p型掺杂区域，其中所述第二 p型掺杂区 域布置在所述第一 p型掺杂区域的第一侧；在至少部分所述第一 p型掺杂区域和至少部分所述第二 p型掺杂区域上 形成栅极；在所述n型掺杂区域上并且在所述第一 p型掺杂区域的第二侧形成第三 p型掺杂区域；在所述n型掺杂区域上并且在所述第三p型掺杂区域的一侧形成第四p 型掺杂区域；以及在所述栅极的一侧形成浮置扩散区。
10.根据权利要求9所述的方法，还包括以下步骤在形成所述栅极之前，在所述半导体衬底中形成第一 p型阱区和第二 p 型阱区。
11.根据权利要求IO所述的方法，其中形成所述n型掺杂区域包括以 下步骤在所述第一 p型阱区和所述第二 p型阱区之间形成所述n型掺杂区 域。
12. 根据权利要求10所述的方法，其中所述第二 p型阱区的形成提供 所述第二p型掺杂区域。
13. 根据权利要求12所述的方法，其中形成所述浮置扩散区包括以下 步骤将n型杂质注入到所述第二p型阱区中，其中所述浮置扩散区界定 所述第二 p型掺杂区域的侧边边界。
14. 根据权利要求10所述的方法，其中形成所述第一 p型掺杂区域包 括以下步骤形成第一光致抗蚀剂图案，暴露出所述第一 p型阱区与所述第二 p型 阱区之间的至少部分所述半导体衬底；以及利用所述第一光致抗蚀剂图案作为注入掩模，在所述半导体衬底中 注入p型杂质。
15. 根据权利要求10所述的方法，其中形成所述栅极包括以下步骤 在所述半导体衬底中所述n型掺杂区域与所述第二 p型阱区相接触的部分上 方形成所述栅极。
16. 根据权利要求10所述的方法，其中形成所述第三p型掺杂区域包 括以下步骤形成第二光致抗蚀剂图案，暴露出位于所述栅极一侧的所述第一 p型 掺杂区域；以及利用所述第二光致抗蚀剂图案作为注入掩模，在所述第一 P型掺杂区域 中注入P型杂质。
17. 根据权利要求16所述的方法，其中利用所述第二光致抗蚀剂图案作为注入掩模，在所述第一p型掺杂区域中注入p型杂质包括以下步骤以从大约0。到大约IO。的倾斜角度注入p型杂质。
18. 根据权利要求16所述的方法，其中形成所述第四p型掺杂区域包 括以下步骤利用所述第二光致抗蚀剂图案作为注入掩模，在所述第三p型掺杂区域中注入p型杂质。
19. 根据权利要求18所述的方法，其中利用所述第二光致抗蚀剂图案作为注入掩模，在所述第三p型掺杂区域中注入p型杂质包括以下步骤以从大约15°到大约45°的倾斜角度注入p型杂质。
20. 根据权利要求9所述的方法，其中所述第一p型掺杂区域的杂质浓 度大于所述第二 p型掺杂区域的杂质浓度。
全文摘要
本发明提供一种图像传感器及其制造方法。该图像传感器包括位于半导体衬底上的栅极，位于所述栅极下的第一和第二p型掺杂区域，邻近所述第一p型掺杂区域的第三p型掺杂区域，以及邻近所述第三p型掺杂区域的第四p型掺杂区域。在所述半导体衬底中设置n型掺杂区域，以使至少部分所述n型掺杂区域布置在所述第一、第三以及第四p型掺杂区域之下。邻近所述第二p型掺杂区域设置浮置扩散区。利用本发明，可阻止沟道区的电子向光电二极管回流，从而能够降低噪音以及减少图像延迟。
文档编号H01L27/146GK101471360SQ200810185920
公开日2009年7月1日 申请日期2008年12月16日 优先权日2007年12月27日
发明者金钟玟 申请人:东部高科股份有限公司