专利名称：栅氧化层失效分析方法及所用测试结构的制作方法
技术领域：
本发明涉及半导体器件的制造领域，尤其涉及用于栅氧化层失效分析的测试结构 及栅氧化层失效分析方法。
背景技术：
随着集成电路的尺寸越来越小，半导体器件的栅氧化层的品质以及可靠性变的越 来越重要。但是，由于半导体器件尺寸的减小，如何定位栅氧化层上存在的微小缺陷并理解 其失效机理变的越来越困难。目前，集成电路制造领域主要采用发光显微镜(Photo EmissionMicroscopy,PEM) 来定位半导体器件的失效点。对半导体器件的栅氧化层施加偏置电压，当半导体器件上存 在失效点时，失效点会产生大量光发射，发光显微镜可以检测到这些光发射，形成发光点的 图像。所述的失效点比如栅氧化层上存在的缺陷点，存在漏电的点等。如图1所示，为现有的含有栅氧化层的半导体器件的结构示意图，其中，1为器件 的有源区，2为器件的栅极区域，通常为多晶硅，1和2交叠的区域为栅氧化层所在区域。通 常，用PEM定位栅氧化层上失效点的方法包括首先，对失效器件加偏置电压，并通过光探 测器(Detector)捕捉半导体器件的栅氧化层的失效点上产生的发光点，并将所述发光点 的位置显示在影像系统上，所述光探测器例如为电荷耦合器件(CCD)或者MCT (HgCdTe)探 测器；其次，将光探测器捕捉到的发光点位置与通过光显微镜(Optical Microscopy)观测 到的半导体器件的影像作叠图(overlay)，即可确定半导体器件上失效点的位置。由于需要把两次成像(发光点的像，与物理图像)的图做叠图处理(叠图的目的 是将发光点的像，对应到实际的失效点的物理位置)，叠图的精确性受两次成像的成像部件 本身的标度(Calibration)的精确性限制，因此，在做叠图处理后，获取的栅氧化层上失效 点的位置与实际失效点的位置不同，存在几微米的误差，导致无法准确的获取失效点，也就 无法准确分析产生失效点的根本原因。如图2所示，即为实际工艺中在定位栅氧化层上失 效位置时产生偏差的结构示意图，3为通过光探测器(Detector)捕捉到的半导体器件的栅 氧化层的失效点所产生的发光点的位置，4为叠图处理后获取的栅氧化层的失效点的位置， 从图中可以看出，存在较大的误差。随着半导体器件的尺寸越来越小，需要准确定位栅氧化 层上失效点的位置，这种误差不能满足工艺可靠性设计以及良率的需要。
发明内容
本发明所要解决的技术问题是提供一种用于栅氧化层失效分析的测试结构，以准 确的定位半导体器件的栅氧化层上的失效点。为解决上述问题，本发明提供一种用于栅氧化层失效分析的测试结构，包括含有 栅氧化层的待测半导体器件，以及位于所述待测半导体器件外围的在施加偏置电压后能产 生光发射的至少1个半导体器件。可选的，所述至少1个半导体器件为MOS晶体管或者PN结。可选的，所述至少1个半导体器件为3个。可选的，所述至少1个半导体器件位于同一平面内。可选的，所述至 少1个半导体器件设置在所述半导体器件外围的切割道上。本发明还提供一种栅氧化层失效分析方法，包括在含有栅氧化层的待测半导体器件外围设置在施加偏置电压后能产生光发射的至少1个半导体器件；对所述至少1个半导体器件施加偏置电压，捕捉其产生的发光点；对含有栅氧化层的待测半导体器件施加偏置电压，捕捉栅氧化层的失效点上产生 的发光点；计算栅氧化层的失效点上产生的发光点与至少1个半导体器件产生的发光点的 相对位置；根据所述至少1个半导体器件的实际物理位置和计算得到的栅氧化层的失效点 上产生的发光点与至少1个半导体器件产生的发光点的相对位置定位栅氧化层的失效点 的实际物理位置。可选的，所述至少1个半导体器件为MOS晶体管或者PN结。可选的，所述至少1 个半导体器件设置在所述半导体器件外围的切割道上。与现有技术相比，本发明具有下列优点采用本发明所述的用于栅氧化层失效分析的测试结构以及栅氧化层失效分析方 法，利用在施加偏置电压后能产生光发射的至少一个半导体器件与含有栅氧化层的待测半 导体器件，使用一次成像，保证发光点之间的相对位置是精确的，失效点的物理位置可以使 用相对位置精确定位，避免了现有工艺必须将探测器捕捉到的栅氧化层的失效位置产生的 发光点与通过光显微镜(Optical Microscopy)观测到的半导体器件的影像作叠图的工艺 步骤，从而避免在叠图过程中产生的偏差，达到准确定位栅氧化层的失效位置的目的。
图1为现有技术含有栅氧化层的半导体器件的结构示意图；图2为现有技术实际工艺中在定位栅氧化层上失效位置时产生偏差的结构示意 图；图3为本发明实施例用于栅氧化层失效分析的测试结构的结构示意图；图4为应用本发明实施例提供的用于栅氧化层失效分析的测试结构定位栅氧化 层上失效位置的结果示意图。
具体实施例方式针对背景技术中论述的现有技术的缺陷，本发明提供一种用于栅氧化层失效分析 的测试结构，通过所述测试结构进行失效分析时，可以避免采用叠图工艺，从而避免在叠图 过程中产生的偏差，准确定位栅氧化层的失效位置。下面结合实施例对本发明提供的用于栅氧化层失效分析的测试结构进行详细说 明。本实施例提供一种用于栅氧化层失效分析的测试结构，参考附图3所示，包括含 有栅氧化层的待测半导体器件，图中21为待测半导体器件的有源区，22为待测半导体器件 的栅极区域，通常为多晶硅，21和22交叠的区域为栅氧化层所在区域。，以及位于所述待测半导体器件外围的在施加偏置电压后能产生光发射的至少1个半导体器件23。可选的，所 述至少1个半导体器件为MOS晶体管或者PN结。可选的，所述至少1个半导体器件为3个 或者3个以上。所述的光发射产生的是波长范围在700 ieOOnm的光波，比如IlOOnm附 近的红外光。本实施例所提供的测试结构中，所述至少一个半导体器件被加上偏置电压时，可 以产生光发射，通过光探测器可以捕捉所述至少一个半导体器件产生的光发射的位置，同 时，其实际物理位置是已知的，待测半导体器件上的缺陷点在被加上偏置电压时，也可以产 生光发射，因此，根据至少1个半导体器件的实际物理位置和计算得到的待测半导体器件 的栅氧化层的失效点上产生的发光点与至少1个半导体器件产生的发光点的相对位置，即 可定位栅氧化层的失效点的实际物理位置。本实施例中，所述的偏置电压优选为同时加在所述至少1个半导体器 件以及包括 栅氧化层的待测半导体器件上，让产生的所有发光点一次成像，可不需要叠图计算相对位置。可选的，所述的至少1个半导体器件产生的光发射的强度还可以根据同栅氧化层 的失效点产生的光发射的强度进行调解，当至少1个半导体器件产生的光发射的强度与栅 氧化层的失效点产生的光发射的强度相同时，可以更好的定位栅氧化层上失效点的位置。 本实施例所述的强度相同，并不要求强度严格相同，同一个数量级即可，这是因为如果强度 相差太大，太弱的发光点会掩盖失效点，太强的发光点会被失效点掩盖。本实施例不限制所设置的MOS晶体管的数量，但是，由于不在同一直线上的3个点 可以定位一个平面，因此，本实施例更加优选的技术方案为在含有栅氧化层的半导体器件 周围设置3个或者3个以上的MOS晶体管或者PN结，最为优选的是设置3个MOS晶体管或 者PN结。当栅氧化层上存在失效点时，通过测量失效点相对应3个MOS晶体管或者PN结 产生的发光点的位置，即可以在一个平面上准确定位发光点的位置所述的至少3个MOS晶 体管或者PN结应该位于同一平面内。为了不影响半导体器件的制作工艺，节约成本，稳定工艺，本施实例所述的1个半 导体器件被设置在所述半导体器件外围的切割道(Scribe line)上，当对所述的1个半导 体器件施加偏置电压时，可通过衬垫(Pad)连接到外接电源。而且，所述的至少1个半导体器件不需要与所述的半导体器件产生点连接关系， 避免了外加器件对半导体器件自身性能的影响。本实施例对所述的至少1个半导体器件之 间的连接关系，以及连接与否也不做限制。通过本实施例所述的测试结构，可以快速，准确的定位栅氧化层的失效位置，从而 可以快速判断半导体器件制作工艺中产生栅氧化层失效的原因，并对其进行改进，从而提 高器件的可靠性，提高产品良率。参考图4，为应用本发明实施例提供的用于栅氧化层失效分析的测试结构定位栅 氧化层上失效位置的结果示意图，24为通过光探测器(Detector)捕捉到的待测半导体器 件的栅氧化层的失效点所产生的发光点的位置，25为采用本实施例所述的测试结构进行失 效分析获得的失效点的位置，从图中可以看出，获得的失效点位置的精确度大大提高。本实施例还提供了一种栅氧化层失效分析方法，包括步骤S100，提供含有栅氧化层的待测半导体器件，在含有栅氧化层的待测半导体器件外围设置在施加偏置电压后能产生光发射的至少1个半导体器件；可选的，所述至少1个半导体器件为MOS晶体管或者PN结。本实施例不限制所设置的MOS晶体管或者PN结的数量，但是，由于不在同一直线 上的3个点可以定位一个平面，因此，本实施例更加优选的技术方案为在含有栅氧化层的 半导体器件周围设置3个或者3个以上的MOS晶体管或者PN结，最为优选的是设置3个MOS 晶体管或者PN结。当栅氧化层上存在失效点时，通过测量失效点相对应3个MOS晶体管或 者PN结产生的发光点的位置，即可以在一个平面上准确定位发光点的位置所述的至少3个 MOS晶体管或者PN结应该位于同一平面内。为了不影响半导体器件的制作工艺，节约成本，稳定工艺，本施实例所述的1个半 导体器件被设置在所述待测半导体器件外围的切割道(Scribe line)上，当对所述的1个 半导体器件施加偏置电压时，可通过衬垫(Pad)连接到外接电源。而且，所述的至少1个半导体器件不需要与所述的待测半导体器件产生点连接关 系，避免了外加器件对待测半导体器件自身性能的影响。本实施例对所述的至少1个半导 体器件之间的连接关系，以及连接与否也不做限制。步骤S200，对所述在施加偏置电压后能产生光发射的至少1个半导体器件施加偏 置电压，捕捉所述至少1个半导体器件产生的发光点；步骤S300，对含有栅氧化层的待测半导体器件施加偏置电压，捕捉栅氧化层的失 效点上产生的发光点；本实施例中，步骤S200以及步骤S300是同时进行的，让产生的所有发光点一次成 像，可不需要叠图计算相对位置。通过调节偏置电压的大小，可以调节至少1个半导体器件产生的光发射的强度， 通常，所述的至少1个半导体器件产生的光发射的强度是根据同栅氧化层的失效点产生的 光发射的强度进行调解的，当至少1个半导体器件产生的光发射的强度与栅氧化层的失效 点产生的光发射的强度相同时，可以更好的定位栅氧化层上失效点的位置。本实例所述的 强度相同，并不要求强度严格相同，同一个数量级即可，这是因为如果强度相差太大，太弱 的发光点会掩盖失效点，太强的发光点会被失效点掩盖。本实施例中，所述的至少一个半导体器件的实际位置是已知的，其在施加偏置电 压之后产生的发光点的位置是通过光探测器确定的，光探测器捕捉所述的至少一个半导体 器件产生的发光点的位置，并将其显示在影像系统上。待测半导体器件的栅氧化层的失效点上产生的发光点也是通过光探测器 (Detector)进行的，捕捉到产生所述发光点的位置后，可将发光点及其位置显示在影像系 统上，所述光探测器例如为电荷耦合器件(CCD)或者MCT (HgCdTe)探测器，最后，进行步骤S400，计算栅氧化层的失效点上产生的发光点与至少1个半导体 器件产生的发光点的相对位置；以及步骤S500，根据至少1个半导体器件的实际物理位置 和计算得到的栅氧化层的失效点上产生的发光点与至少1个半导体器件产生的发光点的 相对位置定位栅氧化层的失效点的实际物理位置。由于本发明使用一次成像，保证发光点之间的相对位置是精确的，失效点的物理 位置可以使用相对位置精确定位，避免了现有工艺必须将探测器捕捉到的栅氧化层的失效 位置产生的发光点与通过光显微镜(OpticalMicroscopy)观测到的半导体器件的影像作叠图的工艺步骤，从而避免在叠图过程中产生的偏差，达到准确定位栅氧化层的失效位置的目的。本发明虽然仅仅公开了对栅氧化层的失效分析结构以及失效分析方法，实际上， 本发明的思路及其技术适用于半导体器件制作工艺中能产生光发射的缺陷分析。本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的 保护范围应当以本发明权利要求所界定的范围为准。
权利要求
一种用于栅氧化层失效分析的测试结构，其特征在于，包括含有栅氧化层的待测半导体器件，以及位于所述待测半导体器件外围的在施加偏置电压后能产生光发射的至少1个半导体器件。
2.如权利要求1所述的测试结构，其特征在于所述至少1个半导体器件为MOS晶体管。
3.如权利要求1所述的测试结构，其特征在于所述至少1个半导体器件为PN结。
4.如权利要求1所述的测试结构，其特征在于所述至少1个半导体器件为3个。
5.如权利要求1所述的测试结构，其特征在于所述至少1个半导体器件位于同一平 面内。
6.如权利要求1所述的测试结构，其特征在于所述至少1个半导体器件设置在所述 半导体器件外围的切割道上。
7.一种栅氧化层失效分析方法，包括在含有栅氧化层的待测半导体器件外围设置在施加偏置电压后能产生光发射的至少1 个半导体器件；对所述至少1个半导体器件施加偏置电压，捕捉其产生的发光点；对含有栅氧化层的待测半导体器件施加偏置电压，捕捉栅氧化层的失效点上产生的发 光点；计算栅氧化层的失效点上产生的发光点与至少1个半导体器件产生的发光点的相对 位置；根据所述至少1个半导体器件的实际物理位置和计算得到的栅氧化层的失效点上产 生的发光点与至少1个半导体器件产生的发光点的相对位置定位栅氧化层的失效点的实 际物理位置。
8.如权利要求7所述的栅氧化层失效分析方法，其特征在于所述至少1个半导体器 件为MOS晶体管。
9.如权利要求7所述的栅氧化层失效分析方法，其特征在于所述至少1个半导体器 件为PN结。
10.如权利要求7所述的栅氧化层失效分析方法，其特征在于所述至少1个半导体器 件设置在所述半导体器件外围的切割道上。
全文摘要
本发明涉及一种用于栅氧化层失效分析的测试结构及栅氧化层失效分析方法，所述测试结构包括含有栅氧化层的待测半导体器件，以及位于所述待测半导体器件外围的在施加偏置电压后能产生光发射的至少1个半导体器件，避免了现有技术在失效定位过程中产生的叠图偏差，达到准确定位栅氧化层的失效位置的目的。
文档编号H01L21/66GK101807535SQ20091004614
公开日2010年8月18日 申请日期2009年2月12日 优先权日2009年2月12日
发明者王玉科, 郭强, 龚斌 申请人:中芯国际集成电路制造(上海)有限公司