专利名称：一种umos及其制造方法
技术领域：
本发明涉及半导体器件的制造领域，尤其涉及一种UMOS及其制造方法。
背景技术：
功率金属-氧化物-半导体场效应管(P0wer MOSFET)结构由于功能上的特殊性，在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子以及功率器件等等方面。以功率器件为例，应用于功率器件的超大规模集成电路器件，其输出整流器要求能够在输入20V电压而输出大约3. 3V电压和输入10V电压而输出大约1. 5V电压；并且要求所述功率器件能够具有10V至50V范围的衰竭电压。对于现有的一些器件无法满足所述需求，例如肖特基二极管(Schottky diodes)的衰竭电压范围大约在0. 5V。 —种新型的器件结构，U-沟槽金属-氧化物-半导体场效应管("U，，-groove-metal-oxide-silicon transistors, UMOS)被提出来解决上述这个问题。在例如在美国专利公开号为US20080079065A1中还能发现更多关于UMOS制造的相关信息。
UMOS是一种栅极或者漏极形成为"U"沟槽结构的场效应管，UMOS不但提供了上述器件的解决方案，并且采用UMOS的器件能够比通常应用NMOS的器件节约大约40%的空间，参照图1，图1为公知的UMOS的结构图，具体包括，半导体衬底IOO，位于半导体衬底100内的掩埋漏极区，位于半导体衬底100上的外延层IOI，位于外延层101内的源极区120，位于外延层101内的栅极区130。然而，公知的UMOS结构采用了掩埋漏极区和外延层技术，提高了器件的制备成本。
发明内容
本发明解决的问题是提供一种UMOS及其制造方法，能够降低UMOS的制备成本。 为解决上述问题，本发明首先提供一种UMOS的制造方法，提供半导体衬底；在所
述半导体衬底内形成位于基底层的掺杂层；在所述掺杂层形成栅极区；所述栅极区包括U
形栅氧和栅电极；在所述掺杂层形成位于栅极区两侧的隔离阱；在所述隔离阱形成源极
区；在所述掺杂层形成暴露出基底层的开口 ；在所述开口内形成隔离侧墙；在所述基底层
形成对应所述开口的漏极区；在所述开口内填充导电物质，形成导电插塞。 本发明还提供一种UMOS的结构，包括，包含掺杂层和基底层的半导体衬底；位于
掺杂层的栅极区，所述栅极区包括U形栅氧和栅电极；位于栅极区两侧的隔离阱；位于隔离
阱内并位于栅极区两侧的源极区；位于基底层的漏极区，所述漏极区位于栅极区两侧；位
于漏极区上并贯穿掺杂层的导电插塞，所述导电插塞包括隔离侧墙和导电电极。
与现有技术相比，本发明具有以下优点采用了常规的半导体制备工艺如刻蚀，离
子注入、沉积等工艺实现了 UMOS制备，克服了现有技术的缺点，具体的说，现有的UMOS采用
了掩埋漏极区和外延层技术，提高了器件的制备成本。通过采用常规的半导体制备工艺如
刻蚀，离子注入、沉积等工艺，不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制
造成本。
图1是现有的UM0S的示意图； 图2是本发明UMOS制造方法的实施方式的流程 图3至图22是本发明UMOS制造方法的实施例的示意图。
具体实施例方式
参照图2，本发明首先提供一种UMOS的制造方法，包括如下步骤
步骤Sl，提供半导体衬底； 步骤S2，在所述半导体衬底内形成位于基底层的掺杂层； 步骤S3，在所述掺杂层形成栅极区；所述栅极区包括U形栅氧和栅电极； 步骤S4，在所述掺杂层形成位于栅极区两侧的隔离阱； 步骤S5，在所述隔离阱形成源极区； 步骤S6，在所述掺杂层形成暴露出基底层的开口 ； 步骤S7，在所述开口内形成隔离侧墙； 步骤S8，在所述基底层形成对应所述开口的漏极区； 步骤S9，在所述开口内填充导电物质，形成导电插塞。 以下通过结合附图详细的描述形成UMOS的具体实施例，上述的目的和本发明的优点将更加清楚 首先如图3所示，，提供半导体衬底300，所述半导体衬底300可以为硅基半导体或者为绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以示例性说明。
如图4所示，在所述半导体衬底300内形成位于基底层200的掺杂层201。具体包括，向半导体衬底300中进行第一离子注入202，形成位于基底层200的掺杂层201。所述第一离子注入202可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，主要目的为在源漏区和多晶硅栅中形成更加合理的杂质分布，同时达到有效控制源漏区及多晶硅栅的电阻值和其它一些电学参数的目的。作为本实施例的一个实施方式，所述第一离子注入202的离子为P离子或者为As离子，能量范围为2KeV至40KeV，剂量范围为1E13cm—2至1. 5E15cm—2。 如图5所示，在掺杂层201表面形成第一光刻胶图形203，工艺包括通过例如旋转涂布等方式在所述掺杂层201表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触孔掩膜图形一致的第一光刻胶图形203。 如图6所示，以第一光刻胶图形203为掩膜，去除一定的掺杂层201，形成第一开口 204。工艺包括，以第一光刻胶图形203为掩膜，采用化学试剂腐蚀或者等离子体刻蚀等方法，去除一定的掺杂层201，形成开口 204。比较优选的工艺是采用等离子体刻蚀的方法。具体参数包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米(SCCM)至每分钟50标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟300标准立方厘米至每分钟600标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米。 如图7所示，去除第一光刻胶图形203，去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻胶去除溶液去除、等离子轰击去除等。 如图8所示，在第一开口 204侧壁形成栅氧206，具体工艺包括利用热氧化法在第一开口 204侧壁形成栅氧206。 如图9所示，在栅氧206上沉积填充第一开口 204的栅电极。具体工艺包括利用CVD技术沉积栅电极210填充第一开口 204，栅电极可以为多层堆栈结构；利用CMP技术去除多余的填充物质。 如图10所示在掺杂层201表面形成第二光刻胶图形220，工艺包括通过例如旋转涂布等方式在所述掺杂层201表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触孔掩膜图形一致的第二光刻胶图形220。 如图11所示，以第二光刻胶图形220为掩膜，向掺杂层201进行第二离子注入231，形成隔离阱230。所述第二离子注入231可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，所述第二离子注入231的离子为B离子，注入能量范围为0. 5KeV至12KeV，剂量范围为1E13cm—2至1E14cm—2。 如图12所示，去除第二光刻胶图形220。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻胶去除溶液去除、等离子轰击去除等等。 如图13所示，在掺杂层201表面形成第三光刻胶图形240，工艺包括通过例如旋转涂布等方式在所述掺杂层201表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触孔掩膜图形一致的第三光刻胶图形240。 如图14所示，以第三光刻胶图形240为掩膜，向隔离阱230进行第一离子注入
241，形成源极区250。所述第一离子注入241可以为由至少一道离子注入步骤构成，比如通
过二次或者三次离子注入，主要目的为源极区250形成更加合理的杂质分布，同时达到有
效控制源极区250电阻值和其它一些电学参数的目的。所述第一离子注入的离子为As离
子，注入能量范围为0. 5KeV至12KeV，剂量范围为1E13cm—2至1E14cm—2。 如图15所示，去除第三光刻胶图形240。去除光刻胶工艺可以为公知的光刻胶去
除工艺，包括光刻胶去除溶液去除、等离子轰击去除等等。 如图16所示，在掺杂层201表面形成第四光刻胶图形，工艺包括通过例如旋转涂布等方式在所述掺杂层201表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触孔掩膜图形一致的第四光刻胶图形260。 如图17所示，以第四光刻胶图形260为掩膜，刻蚀掺杂层201直至暴露出基底层200，形成开口 270，所述刻蚀可以为等离子体刻蚀工艺。具体工艺包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米(SCCM)至每分钟50标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟300标准立方厘米至每分钟600标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米。
如图18所示，去除第四光刻胶图形260。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻胶去除溶液去除、等离子轰击去除等等。 如图19所示，所述沉积隔离层280可以是单一的覆层，也可以是由多层覆层所形成的堆栈结构，而隔离层280具体采用何种结构，可以根据实际需要而确定。所述沉积隔离层280可以为CVD工艺，具体工艺包括化学气相沉积包括常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、离子体增强化学气相沉积(PE CVD)、高密度等离子体化学气相沉积(HDPCVD)，隔离层280厚度可以为30埃至300埃。 如图20所示，回刻蚀隔离层280，形成隔离侧壁281。所述回刻蚀工艺为公知的等离子体刻蚀工艺，具体工艺包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为150瓦至250瓦，底部射频功率为150瓦至300瓦，CF4流量为每分钟20标准立方厘米至每分钟50标准立方厘米，CHF3流量为每分钟40标准立方厘米至每分钟100标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米，刻蚀去除隔离层280。保留隔离侧墙281。 如图21所示，在所述基底层200形成对应所述开口 270的漏极区290。具体包括，沿开口向基底层200进行第一离子注入291，形成漏极区290。具体工艺包括，所述第一离子注入291可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，主要目的为漏极区形成更加合理的杂质分布，同时达到有效控制漏极区电阻值和其它一些电学参数的目的。作为本实施例的一个实施方式，所述第一离子注入291的离子为P离子或者为As离子，能量范围为2至40KeV，剂量范围为1E13至1. 5E15cm一2。 参考图22，在所述开口内填充导电物质，形成导电插塞。具体包括采用公知的填充技术如PVD、 CVD技术填充开口，导电物质优选材料是金属，而金属中更优的选择是钨，因为钨在接触孔/通孔填充中台阶覆盖能力出色并且工艺成熟。 —并参照图3至图22，在本实施例中，采用了常规的半导体制备工艺如刻蚀，离子注入、沉积等工艺实现了 UMOS制备，克服了现有技术的缺点，具体的说，现有的UMOS采用了掩埋漏极区和外延层技术，提高了器件的制备成本。通过采用常规的半导体制备工艺如刻蚀，离子注入、沉积等工艺，不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制造成本。 如图22所示，基于上述的实施方法，形成的UMOS，包括包含掺杂层201和基底层200的半导体衬底300 ;位于掺杂层201的栅极区，所述栅极区包括U形栅氧206和栅电极210 ;位于栅极区两侧的隔离阱230 ;位于隔离阱230内并位于栅极区两侧的源极区250 ;位于基底层200的漏极区290，所述漏极区290位于栅极区两侧；位于漏极区290上并贯穿掺杂层201的导电插塞，所述导电插塞包括隔离侧墙281和导电电极291。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
一种UMOS的形成方法，其特征在于，包括下列步骤提供半导体衬底；在所述半导体衬底内形成位于基底层的掺杂层；在所述掺杂层形成栅极区；所述栅极区包括U形栅氧和栅电极；在所述掺杂层形成位于栅极区两侧的隔离阱；在所述隔离阱形成源极区；在所述掺杂层形成暴露出基底层的开口；在所述开口内形成隔离侧墙；在所述基底层形成对应所述开口的漏极区；在所述开口内填充导电物质，形成导电插塞。
2. 根据权利要求1所述的UMOS的形成方法，其特征在于，所述掺杂层的形成方法为离子注入技术，注入第一离子。
3. 根据权利要求1所述的UMOS的形成方法，其特征在于，所述栅氧区的形成过程中，采用热氧化法形成所述U型栅氧。
4. 根据权利要求1所述的UMOS的形成方法，其特征在于，所述栅氧区的形成过程中，所述栅电极为堆栈结构。
5. 根据权利要求1所述的UMOS的形成方法子注入技术，注入第二离子。
6. 根据权利要求1所述的UMOS的形成方法子注入技术，注入第一离子。
7. 根据权利要求1所述的UMOS的形成方法子刻蚀技术。
8. 根据权利要求1所述的UMOS的形成方法回刻蚀技术。
9. 根据权利要求1所述的UMOS的形成方法子注入技术，注入第一离子。
10. —种UMOS，其特征在于，包括，包含掺杂层和基底层的半导体衬底；位于掺杂层的栅极区，所述栅极区包括U形栅氧和栅电极；位于栅极区两侧的隔离阱；位于隔离阱内并位于栅极区两侧的源极区；位于基底层的漏极区，所述漏极区位于栅极区两侧；位于漏极区上并贯穿掺杂层的导电插塞，所述导电插塞包括隔离侧墙和导电电极。
11. 根据权利要求10所述的UMOS，其特征在于，所述掺杂层包括采用离子注入技术注入的第一离子。
12. 根据权利要求10所述的UMOS，其特征在于，所述栅电极为堆栈结构。
13. 根据权利要求10所述的UMOS，其特征在于，所述隔离阱包括采用离子注入技术注入的第二离子。
14. 根据权利要求10所述的UMOS，其特征在于，所述源极区包括采用离子注入技术注入的第一离子。
15. 根据权利要求10所述的UMOS，其特征在于，所述隔离侧墙是单一的覆层或者是由多层覆层所形成的堆栈结构。 ，其特征在于，所述隔离阱的形成方法为离，其特征在于，所述源极区的形成方法为离，其特征在于，所述开口的形成方法为等离，其特征在于，所述隔离侧墙的形成方法为，其特征在于，所述漏极区的形成方法为离
16.根据权利要求10所述的UMOS，其特征在于，所述漏极区包括采用离子注入技术注入的第一离子。
全文摘要
一种UMOS及其制造方法，其中UMOS包括，包含掺杂层和基底层的半导体衬底；位于掺杂层的栅极区，所述栅极区包括U形栅氧和栅电极；位于栅极区两侧的隔离阱；位于隔离阱内并位于栅极区两侧的源极区；位于基底层的漏极区，所述漏极区位于栅极区两侧；位于漏极区上并贯穿掺杂层的导电插塞，所述导电插塞包括隔离侧墙和导电电极。本发明不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制造成本。
文档编号H01L29/78GK101783297SQ20091004597
公开日2010年7月21日 申请日期2009年1月19日 优先权日2009年1月19日
发明者三重野文健, 季明华 申请人:中芯国际集成电路制造(上海)有限公司