专利名称：一种vdmos及其制造方法
技术领域：
本发明涉及半导体器件的制造领域，尤其涉及一种v匿os及其制造方法。
背景技术：
功率金属-氧化物-半导体场效应管(Power MOSFET)结构由于功能上的特殊性， 在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子以及功率器件等方面。
以功率器件为例，应用于功率器件的超大规模集成电路器件，其输出整流器要求 能够在输入20V电压而输出大约3. 3V电压和输入10V电压而输出大约1. 5V电压；并且要 求所述器件能够具有10V至50V范围的衰竭电压。对于现有的一些器件无法满足所述需求， 例如肖特基二极管(Schottky diodes)衰竭电压范围大约在0. 5V。 丽OS(Vertical double-diffused metal oxide semiconductor,垂直双扩散 MOS)被提出来解决上述这个问题。V匿OS具有开关损耗小；输入阻抗高，驱动功率小；频率 特性好；跨导高度线性的优点。特别值得指明出的是，它具有负的温度系数，没有双极功率 的二次穿问题，安全工作出了区大。因此，不论是开关应用还是线性应用，V匿OS都是理想 的功率器件。在例如在申请号为US19940259769的美国专利中还能发现更多关于VDMOS制 造的相关信息。 公知的V匿OS如图1所示，包括，半导体衬底100 ;形成在半导体衬底100上的外 延层101 ;形成在半导体衬底100内的漏极区102 ;依次形成在外延层101上的栅氧层106， 多晶层107，电极层108 ;形成在外延层101上并位于栅氧层106、多晶层107、电极层108两 侧的隔离侧墙105 ;位于外延层101并分布于栅氧层106、多晶层107、电极层108两侧的隔 离区103 ;位于隔离区内的源极区104。在公知的VDMOS结构中，采用了掩埋漏极区和外延 层技术，提高了器件的制备成本。
发明内容
本发明解决的问题是提供一种VDMOS及其制造方法，能够降低VDMOS的制备成本。
为解决上述问题，本发明提供一种VDMOS的制造方法，包括，提供半导体衬底；在 所述半导体衬底内形成位于基底层上的掺杂层；在所述掺杂层上形成栅极区；在所述掺杂 层形成位于栅极区两侧的隔离阱；在所述隔离阱形成源极区；在所述掺杂层形成暴露出基 底层的开口 ；在所述开口内形成隔离侧墙；沿开口在所述基底层形成漏极区；在所述开口 内填充导电物质形成导电插塞 本发明还提供一种V匿OS，包括，位于半导体衬底中的基底层与掺杂层，位于掺杂
层上的栅极区；所述基底层包括位于栅极区两侧的漏极区；所述掺杂层包括位于漏极区上
并贯穿掺杂层的导电插塞、位于栅极区两侧的隔离阱、位于隔离阱内的源极区。 与现有技术相比，本发明具有以下优点采用了常规的半导体制备工艺如刻蚀，离
子注入、沉积等工艺实现了 VDMOS制备，克服了现有技术的缺点，具体的说，现有的VDMOS采
用了掩埋漏极区和外延层技术，提高了器件的制备成本。本发明通过采用常规的半导体制
4备工艺如刻蚀，离子注入、沉积等工艺，不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制造成本。
图1是现有的VDM0S结构示意图； 图2是本发明V匿0S制造方法的第一实施方式的流程图； 图3至图11是本发明V匿0S制造方法第一实施方式的实施例的示意图； 图12是本发明V匿0S制造方法的第二实施方式的流程图； 图13至图21是本发明V匿0S制造方法第二实施方式的实施例的示意图。
具体实施例方式
第一实施方式 参照图2，本发明首先提供一种VDM0S的制造方法，包括如下步骤
步骤S11，提供半导体衬底； 步骤S12，在所述半导体衬底内形成位于基底层上的掺杂层； 步骤S13，在所述掺杂层上形成栅极区；栅极区依次包括栅氧层、多晶硅层、硅化物层以及侧墙； 步骤S14，在所述掺杂层形成位于栅极区两侧的隔离阱； 步骤S15，在所述隔离阱形成源极区； 步骤S16，在所述掺杂层形成暴露出基底层的开口 ； 步骤S17，在所述开口内形成隔离侧墙； 步骤S18，沿所述开口在基底层形成漏极区； 步骤S19，在所述开口填充导电物质形成导电插塞。 以下通过结合附图详细的描述形成VDM0S的具体实施例，上述的目的和本发明的优点将更加清楚 首先参考图2和图3，提供半导体衬底200，所述半导体衬底200可以为硅基半导体或者为绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以示例性说明。
参考图2和图4，在半导体衬底200内形成位于基底层201上的掺杂层202。具体包括，向半导体衬底200中进行第一离子注入(未图示)，形成基底层201和掺杂层202。所述第一离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，主要目的为在源漏区和多晶硅栅中形成更加合理的杂质分布，同时达到有效控制源漏区及多晶硅栅的电阻值和其它一些电学参数的目的。作为本实施例的一个实施方式，所述第一离子注入的离子为P离子或者为As离子，能量范围为2KeV至40KeV，剂量范围为1E13cm—2至1. 5E15cm—2。 参考图2和图5，在掺杂层202形成栅极区；栅极区依次包括栅氧层203、多晶硅层204、硅化物层205以及侧墙206。 具体包括，在掺杂层202表面形成一层氧化层(未图示)，所述氧化层可以利用公知的热氧化法或者为CVD沉积技术形成；在所述氧化层上形成多晶硅层204，所述多晶硅层可以利用公知的CVD沉积技术形成；在多晶硅层204表面形成第一光刻胶图形(未图示)，
5工艺包括通过例如旋转涂布等方式在所述多晶硅层204表面形成光刻胶。在涂布光刻胶 后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的 光刻胶去除以形成与接触孔掩膜图形一致的第一光刻胶图形。 以第一光刻胶图形为掩膜，采用化学试剂腐蚀或者等离子体刻蚀等方法，依次去 除一定的多晶硅层204和氧化硅层，比较优选的工艺是采用等离子体刻蚀的方法。具体参 数包括，去除一定多晶硅层204参数可以为，刻蚀设备腔体压力为10毫托至50毫托，顶部 射频功率为200瓦至500瓦，底部射频功率为50瓦至150瓦，CHF3流量为每分钟20SCCM至 每分钟40SCCM， CH2F2流量为每分钟25SCCM至每分钟50SCCM， 02流量为每分钟20SCCM至每 分钟40SCCM。去除一定氧化硅层参数可以为，刻蚀设备腔体压力为10毫托至50毫托，顶 部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10SCCM 至每分钟50SCCM， CO流量为每分钟100SCCM至每分钟200SCCM， Ar流量为每分钟300SCCM 至每分钟600SCCM， 02流量为每分钟10SCCM至每分钟50SCCM。 去除第一光刻胶图形，去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻 胶去除溶液去除、等离子轰击去除等。 在掺杂层202表面和多晶硅层204表面形成侧壁层(未图示)，所述侧壁层可以为 单层也可以为堆栈结构，具体工艺可以为CVD沉积。采用公知的回刻蚀技术去除一定的侧 壁层，保留隔离侧墙206。 参考图2和图6，在掺杂层形成位于栅极区两侧的隔离阱。具体包括，在掺杂层202 表面形成第二光刻胶图形(未图示)；以第二光刻胶图形为掩膜，向掺杂层202进行第二离 子注入，形成隔离阱210 ;去除第二光刻胶图形。 具体工艺可以为，在掺杂层202表面形成第二光刻胶图形，工艺包括通过例如旋 转涂布等方式在所述掺杂层202表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩 膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触 孔掩膜图形一致的第二光刻胶图形。 以第二光刻胶图形为掩膜，向掺杂层202进行第二离子注入，形成隔离阱210。所 述第二离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入， 所述第二离子注入的离子为B离子，注入能量范围为0. 5KeV至12KeV，剂量范围为1E13cm—2 至1E14cm—2。 去除第二光刻胶图形。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻 胶去除溶液去除、等离子轰击去除等。 参考图2和图7，在隔离阱形成源极区。具体包括，在掺杂层202表面形成第三光 刻胶图形，以第三光刻胶图形为掩膜，向隔离阱210进行第一离子注入，形成源极区211，去 除第三光刻胶图形； 具体工艺可以为，在掺杂层202表面形成第三光刻胶图形(未图示)，工艺包括通 过例如旋转涂布等方式在所述掺杂层202表面形成光刻胶。在涂布光刻胶后，通过曝光将 接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形 成与接触孔掩膜图形一致的第三光刻胶图形。 以第三光刻胶图形为掩膜，向隔离阱210进行第一离子注入，形成源极区211。所 述第一离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，
6主要目的为源极区211形成更加合理的杂质分布，同时达到有效控制源极区211电阻值和其它一些电学参数的目的。所述第一离子注入的离子为As离子，注入能量范围为0. 5KeV至12KeV，剂量范围为1E13cm—2至1E14cm—2。 去除第三光刻胶图形。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻胶去除溶液去除、等离子轰击去除等。 参考图2和图8，在掺杂层形成暴露出基底层的开口。具体包括，在掺杂层202形成第四光刻胶图形(未图示)，以第四光刻胶图形为掩膜，刻蚀掺杂层202直至暴露出基底层201，形成开口 220，去除第四光刻胶图形。 具体工艺可以为，在掺杂层202表面形成第四光刻胶图形，工艺包括通过例如旋转涂布等方式在所述掺杂层202表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触孔掩膜图形一致的第四光刻胶图形。 以第四光刻胶图形为掩膜，刻蚀掺杂层202直至暴露出基底层201，形成开口 220，所述刻蚀可以为等离子体刻蚀工艺，具体工艺包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米(SCCM)至每分钟50标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟300标准立方厘米至每分钟600标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米。 去除第四光刻胶图形。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻胶去除溶液去除、等离子轰击去除等。 参考图2和图9，在开口 220内形成隔离侧墙221。具体包括，沉积隔离层(未图示)；回刻蚀隔离层，在开口 220形成隔离侧壁211。所述沉积隔离层可以是单一的覆层，也可以是由多层覆层所形成的堆栈结构，而隔离层具体采用何种结构，可以根据实际需要而确定。所述沉积隔离层可以为CVD工艺，具体工艺包括常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)，隔离层厚度可以为30埃至300埃。 回刻蚀隔离层，形成隔离侧壁211。所述回刻蚀工艺为公知的等离子体刻蚀工艺，具体工艺包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为150瓦至250瓦，底部射频功率为150瓦至300瓦，CF4流量为每分钟20标准立方厘米至每分钟50标准立方厘米，CHF3流量为每分钟40标准立方厘米至每分钟100标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米，刻蚀去除隔离层。保留隔离侧墙211。
参考图2和图IO，沿开口 220在基底层201形成漏极区230。具体包括，沿开口向基底层201进行第一离子注入，形成漏极区230并进行快速热退火。具体工艺包括，所述第一离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，主要目的为漏极区形成更加合理的杂质分布，同时达到有效控制漏极区电阻值和其它一些电学参数的目的。作为本实施例的一个实施方式，所述第一离子注入的离子为P离子或者为As离子，能量范围为2至40KeV，剂量范围为1E13至1. 5E15cm一2。 所述快速热退火的工艺为在氮气或氩气等惰性气体环境中，退火温度为900°C至95(TC，退火时间为10至60秒。作为本发明的一个优化实施方式，退火温度可以为910、
7920、930、940。C，退火温度可以为15秒、20秒、25秒、30秒、40秒、50秒。 参考图3和图ll，在所述开口 220填充导电物质形成导电插塞222。具体包括采
用公知的填充技术如PVD、 CVD技术填充开口，导电物质优选材料是金属，而金属中更优的
选择是钨，因为钨在接触孔/通孔填充中台阶覆盖能力出色并且工艺成熟。 —并参照图3至图ll，在本实施例中，采用了常规的半导体制备工艺如刻蚀，离子
注入、沉积等工艺实现了 VDMOS制备，克服了现有技术的缺点，具体的说，现有的VDMOS采用
了掩埋漏极区和外延层技术，提高了器件的制备成本。通过采用常规的半导体制备工艺如
刻蚀，离子注入、沉积等工艺，不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制
造成本。 如图11所示，基于上述的实施方法，形成的VDMOS，包括包含基底层201和掺杂 层202的半导体衬底200，位于基底层201的漏极区230 ;位于漏极区上并贯穿掺杂层202 的导电插塞222，位于导电插塞侧壁的隔离侧墙211 ;位于掺杂层202上的栅极区，所述栅极 区包括依次位于掺杂层上的栅氧层203、多晶硅层204、硅化物层205以及位于栅氧层203、 多晶硅层204、硅化物层205侧壁的侧墙206 ;位于掺杂层内并且位于栅极区两侧的隔离阱 210 ;位于隔离阱210内的源极区211。
第二实施方式 参照图12，本发明首先提供一种VDMOS的制造方法，包括如下步骤
步骤S21，提供半导体衬底； 步骤S22，在所述半导体衬底内形成位于基底层上的掺杂层；
步骤S23，在所述掺杂层形成暴露出基底层的开口 ；
步骤S24，在所述开口内形成隔离侧墙；
步骤S25，沿所述开口在基底层形成漏极区；
步骤S26，在所述开口填充导电物质形成导电插塞。 步骤S27，在所述掺杂层上形成栅极区；栅极区依次包括栅氧层、多晶硅层、硅化 物层以及侧墙； 步骤S28，在所述掺杂层形成位于栅极区两侧的隔离阱；
步骤S29，在所述隔离阱形成源极区； 首先参考图12和图13，提供半导体衬底300，所述半导体衬底300可以为硅基半 导体或者为绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以示例性说明。
参考图12和图14，在半导体衬底300内形成位于基底层301上的掺杂层302。具 体包括，向半导体衬底300中进行第一离子注入(未图示)，形成基底层301和掺杂层302。 所述第一离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注 入，主要目的为在源漏区和多晶硅栅中形成更加合理的杂质分布，同时达到有效控制源漏 区及多晶硅栅的电阻值和其它一些电学参数的目的。作为本实施例的一个实施方式，所述 第一离子注入的离子为P离子或者为As离子，能量范围为2至40KeV，剂量范围为1E13至 1. 5E15cm—2。 参考图12和图15，在掺杂层形成暴露出基底层的开口。具体包括，在掺杂层302 形成第五光刻胶图形(未图示)，以第五光刻胶图形为掩膜，刻蚀掺杂层302直至暴露出基 底层301，形成开口 320，去除第五光刻胶图形。
具体工艺可以为，在掺杂层302表面形成第五光刻胶图形，工艺包括通过例如旋转涂布等方式在所述掺杂层302表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触孔掩膜图形一致的第五光刻胶图形。 以第五光刻胶图形为掩膜，刻蚀掺杂层302直至暴露出基底层301，形成开口 320，所述刻蚀可以为等离子体刻蚀工艺，具体工艺包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米(SCCM)至每分钟50标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟300标准立方厘米至每分钟600标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米。 去除第五光刻胶图形。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻胶去除溶液去除、等离子轰击去除等。 参考图12和图16，在开口 320内形成隔离侧墙321。具体包括，沉积隔离层(未图示)；回刻蚀隔离层，在开口 320形成隔离侧壁311。所述沉积隔离层可以是单一的覆层，也可以是由多层覆层所形成的堆栈结构，而隔离层具体采用何种结构，可以根据实际需要而确定。所述沉积隔离层可以为CVD工艺，具体工艺包括化学气相沉积包括常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、离子体增强化学气相沉积(PE CVD)、高密度等离子体化学气相沉积(HDPCVD)，隔离层厚度可以为30埃至300埃。 回刻蚀隔离层，形成隔离侧壁311。所述回刻蚀工艺为公知的等离子体刻蚀工艺，具体工艺包括，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为150瓦至250瓦，底部射频功率为150瓦至300瓦，CF4流量为每分钟20标准立方厘米至每分钟50标准立方厘米，CHF3流量为每分钟40标准立方厘米至每分钟100标准立方厘米，02流量为每分钟10标准立方厘米至每分钟50标准立方厘米，刻蚀去除隔离层。保留隔离侧墙311。
参考图12和图17，沿开口 320在基底层301形成漏极区330。具体包括，沿开口向基底层301进行第一离子注入，形成漏极区330并进行快速热退火。具体工艺包括，所述第一离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入，主要目的为漏极区形成更加合理的杂质分布，同时达到有效控制漏极区电阻值和其它一些电学参数的目的。作为本实施例的一个实施方式，所述第一离子注入的离子为P离子或者为As离子，能量范围为2至40KeV，剂量范围为1E13至1. 5E15cm一2。 所述快速热退火的工艺为在氮气或氩气等惰性气体环境中，退火温度为900°C
至95(TC，退火时间为10至60秒。作为本发明的一个优化实施方式，退火温度可以为910、
920、930、940。C，退火温度可以为15秒、20秒、25秒、30秒、40秒、50秒。 参考图12和图18，在开口 320填充导电物质形成导电插塞322。具体包括采用公
知的填充技术如PVD、 CVD技术填充开口 ，导电物质优选材料是金属，而金属中更优的选择
是钨，因为钨在接触孔/通孔填充中台阶覆盖能力出色并且工艺成熟。 参考图12和图19，在掺杂层302形成栅极区；栅极区依次包括栅氧层303、多晶硅
层304、硅化物层305以及侧墙306。 具体包括，在掺杂层302表面形成一层氧化层(未图示)，所述氧化层可以利用公知的热氧化法或者为CVD沉积技术形成；在所述氧化层上形成多晶硅层304，所述多晶硅层可以利用公知的CVD沉积技术形成；在多晶硅层204表面形成第六光刻胶图形(未图示)， 工艺包括通过例如旋转涂布等方式在所述多晶硅层304表面形成光刻胶。在涂布光刻胶 后，通过曝光将接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的 光刻胶去除以形成与接触孔掩膜图形一致的第六光刻胶图形。 以第六光刻胶图形为掩膜，采用化学试剂腐蚀或者等离子体刻蚀等方法，依次去 除一定的多晶硅层304和氧化硅层，比较优选的工艺是采用等离子体刻蚀的方法。具体参 数包括，去除一定多晶硅层304参数可以为，刻蚀设备腔体压力为10毫托至50毫托，顶部 射频功率为200瓦至500瓦，底部射频功率为50瓦至150瓦，CHF3流量为每分钟20SCCM至 每分钟40SCCM， CH2F2流量为每分钟25SCCM至每分钟50SCCM， 02流量为每分钟20SCCM至每 分钟40SCCM。去除一定氧化硅层参数可以为，刻蚀设备腔体压力为10毫托至50毫托，顶 部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，0/8流量为每分钟10SCCM 至每分钟50SCCM， CO流量为每分钟100SCCM至每分钟200SCCM， Ar流量为每分钟300SCCM 至每分钟600SCCM， 02流量为每分钟10SCCM至每分钟50SCCM。 去除第六光刻胶图形，去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻 胶去除溶液去除、等离子轰击去除等。 在掺杂层302表面和多晶硅层304表面形成侧壁层(未图示)，所述侧壁层可以为 单层也可以为堆栈结构，具体工艺可以为CVD沉积。采用公知的回刻蚀技术去除一定的侧 壁层，保留隔离侧墙306。 参考图12和图20，在掺杂层302形成位于栅极区两侧的隔离阱310。具体包括，
具体包括，在掺杂层302表面形成第七光刻胶图形(未图示)；以第七光刻胶图形为掩膜，
向掺杂层302进行第二离子注入，形成隔离阱310 ;去除第七光刻胶图形。 具体工艺可以为，在掺杂层302表面形成第七光刻胶图形，工艺包括通过例如旋
转涂布等方式在所述掺杂层302表面形成光刻胶。在涂布光刻胶后，通过曝光将接触孔掩
膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形成与接触
孔掩膜图形一致的第七光刻胶图形。 以第七光刻胶图形为掩膜，向掺杂层302进行第二离子注入，形成隔离阱310。所 述第二离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入， 所述第二离子注入的离子为B离子，注入能量范围为0. 5KeV至12KeV，剂量范围为1E13cm—2 至1E14cm—2。 去除第七光刻胶图形。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻 胶去除溶液去除、等离子轰击去除等。 参考图12和图21，在隔离阱形成源极区。具体包括，在掺杂层302表面形成第八 光刻胶图形，以第八光刻胶图形为掩膜，向隔离阱310进行第一离子注入，形成源极区311， 去除第八光刻胶图形。 具体工艺可以为，在掺杂层302表面形成第八光刻胶图形(未图示)，工艺包括通 过例如旋转涂布等方式在所述掺杂层302表面形成光刻胶。在涂布光刻胶后，通过曝光将 接触孔掩膜图形从掩膜版上转移到光刻胶上，并利用显影液将相应部位的光刻胶去除以形 成与接触孔掩膜图形一致的第三光刻胶图形。 以第八光刻胶图形为掩膜，向隔离阱310进行第一离子注入，形成源极区311。所述第一离子注入可以为由至少一道离子注入步骤构成，比如通过二次或者三次离子注入， 主要目的为源极区311形成更加合理的杂质分布，同时达到有效控制源极区311电阻值和 其它一些电学参数的目的。所述第一离子注入的离子为As离子，注入能量范围为0. 5KeV 至12KeV，剂量范围为1E13cm—2至1E14cm—2。 去除第八光刻胶图形。去除光刻胶工艺可以为公知的光刻胶去除工艺，包括光刻 胶去除溶液去除、等离子轰击去除等。 —并参照图13至图21，在本实施例中，采用了常规的半导体制备工艺如刻蚀，离 子注入、沉积等工艺实现了 VDM0S制备，克服了现有技术的缺点，具体的说，现有的VDM0S采 用了掩埋漏极区和外延层技术，提高了器件的制备成本。通过采用常规的半导体制备工艺 如刻蚀，离子注入、沉积等工艺，不需要采用造价高昂的掩埋漏极区和外延层技术，降低了 制造成本。 如图21所示，基于上述的实施方法，形成的VDM0S，包括包含基底层301和掺杂 层302的半导体衬底300，位于基底层301的漏极区330 ;位于漏极区上并贯穿掺杂层302 的导电插塞322，位于导电插塞侧壁的隔离侧墙311 ;位于掺杂层302上的栅极区，所述栅极 区包括依次位于掺杂层上的栅氧层303、多晶硅层304、硅化物层305以及位于栅氧层303、 多晶硅层304、硅化物层305侧壁的侧墙306 ;位于掺杂层内并且位于栅极区两侧的隔离阱 310 ;位于隔离阱310内的源极区311。 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
一种VDMOS制造方法，其特征在于，包括提供半导体衬底；在所述半导体衬底内形成位于基底层上的掺杂层；在所述掺杂层上形成栅极区；在所述掺杂层形成位于栅极区两侧的隔离阱；在所述隔离阱形成源极区；在所述掺杂层形成暴露出基底层的开口；在所述开口内形成隔离侧墙；沿开口在所述基底层形成漏极区；在所述开口内填充导电物质，形成导电插塞。
2. 根据权利要求1所述的V匿0S的制造方法，其特征在于，所述掺杂层的形成方法为离子注入技术，注入第一离子。
3. 根据权利要求1所述的V匿0S的制造方法，其特征在于，所述栅极区依次包括栅氧层、多晶硅层、硅化物层以及形成在所述栅氧层、多晶硅层、硅化物层两侧的侧墙。
4. 根据权利要求3所述的V匿0S的制造方法化法或者为CVD沉积法。
5. 根据权利要求1所述的V匿0S的制造方法子注入技术，注入第二离子。
6. 根据权利要求1所述的VDM0S的制造方法子注入技术，注入第一离子。
7. 根据权利要求1所述的V匿0S的制造方法法为等离子刻蚀技术。
8. 根据权利要求1所述的V匿0S的制造方法回刻蚀技术。
9. 根据权利要求1所述的V匿0S的制造方法为离子注入技术，注入第一离子。
10. —种V匿OS，其特征在于，包括，位于半导体衬底中的基底层与掺杂层，位于掺杂层上的栅极区；所述基底层包括位于栅极区两侧的漏极区；所述掺杂层包括位于漏极区上并贯穿掺杂层的导电插塞、位于栅极区两侧的隔离阱、位于隔离阱内的源极区。
11. 根据权利要求IO所述的VDMOS，其特征在于，所述掺杂层包括采用离子注入技术注入的第一离子。
12. 根据权利要求IO所述的V匿OS，其特征在于，所述栅极区包括依次位于掺杂层上的栅氧层、多晶硅层、硅化物层以及位于栅氧层、多晶硅层、硅化物层侧壁的侧墙。
13. 根据权利要求IO所述的V匿OS，其特征在于，所述隔离阱包括采用离子注入技术注入的第二离子。
14. 根据权利要求IO所述的VDMOS，其特征在于，所述源极区包括采用离子注入技术注入的第一离子。
15. 根据权利要求IO所述的VDMOS，其特征在于，所述漏极区包括采用离子注入技术注入的第一离子。 ，其特征在于，所述栅氧层形成方法为热氧，其特征在于，所述隔离阱的形成方法为离，其特征在于，所述源极区的形成方法为离，其特征在于，所述开口的形成方法制造方，其特征在于，所述隔离侧墙的形成方法为，其特征在于，所述漏极区的形成方法制造
16.根据权利要求10所述的VDMOS，其特征在于，所述导电插塞包括隔离侧墙。
全文摘要
一种VDMOS及其制造方法，其中VDMOS包括，位于半导体衬底中的基底层与掺杂层，位于掺杂层上的栅极区；所述基底层包括位于栅极区两侧的漏极区；所述掺杂层包括位于漏极区上并贯穿掺杂层的导电插塞、位于栅极区两侧的隔离阱、位于隔离阱内的源极区。本发明不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制造成本。
文档编号H01L29/08GK101789376SQ20091004570
公开日2010年7月28日 申请日期2009年1月23日 优先权日2009年1月23日
发明者三重野文健, 季明华 申请人:中芯国际集成电路制造(上海)有限公司