专利名称：一种mos管及其制造方法
技术领域：
本发明一般地涉及半导体制造领域，尤其涉及一种MOS管及其制造方法。
背景技术：
在CMOS 器件(Complementary Metal Oxide Semiconductor)中，常采用晕圈注入技术(halo implant)来抑制短沟道效应(Short channel effect, SCE)。然而，随着 CMOS 器件的尺寸不断按比例缩小，晕圈注入的角度受到形态上的限制。例如，CMOS技术中相邻器件之间的间距很小，而用作晕圈注入掩膜的光致刻蚀剂的厚度不能随着器件尺寸的缩小而按比例缩小，从而产生物理遮蔽效应(shadowing effect)，为了在预定位置实现掺杂，需要大的注入能量和剂量，给常规的大角度晕圈注入带来很大困难。为了解决这一问题，ZhibinRen 等在‘。elective Epitaxial Channel GroundPlane Thin SOI CMOS Devices, IEEE 2005”中描述到一种接地平面(GroundPlane) 技术，与传统的大角度晕圈注入相比，接地平面技术以零角度注入来掺杂杂质，从而克服了晕圈注入所面临的形态限制，同时保持了对短沟道效应的抑制作用，参见图IA和图1B，其中，标号10为衬底，12为源/漏区，14为栅极，16为晕圈，18为接地平面。接地平面技术既可以用于体CMOS晶体管，也可以用于绝缘体上硅(S0I，Silicon On Insulator) COMS晶体管。然而，对于SOI CMOS晶体管，接地平面技术的缺点在于会增加 SOI和衬底之间的电容，从而可能降低MOS场效应管的交流性能。
发明内容
有鉴于此，本发明的目的在于提供一种MOS管及其制造方法，能够在抑制短沟道效应的同时降低SOI和衬底之间的电容，进而对MOS管的交流特性的影响。为实现上述目的，本发明的一个实施例提供一种MOS管，包括SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；金属栅极层，位于所述SOI衬底上；以及接地晕圈区，位于所述硅衬底层中，且位于所述金属栅极层的下方。优选地，所述超薄SOI层的厚度为3-20nm，并且，所述超薄BOX层的厚度为 2-15nm。 优选地，所述MOS管还包括高介电常数介质层，所述高介电常数介质层位于所述金属栅极层与所述超薄SOI层之间。优选地，对于η型MOS管，所述接地晕圈区包括ρ型掺杂杂质；对于ρ型MOS 管，所述接地晕圈区包括η型掺杂杂质。进一步优选地，所述接地晕圈区的掺杂浓度为 lX1017-3X1019/cm3。优选地，所述MOS管还包括抬高的源区和漏区，所述抬高的源区和漏区位于所述超薄SOI层上方，且位于所述金属栅极的两侧。优选地，对于ρ型MOS管，所述抬高的源区和漏区包括SiGe层；对于η型MOS管，所述抬高的源区和漏区包括Si:C层。进一步优选地，在所述Si:C层中，C的原子百分比为 0. 5-2%;在所述SiGe层中，Ge的原子百分比为20-70%。更优选地，对于η型MOS管，所述 Si C层还含有η型掺杂杂质；对于P型MOS管，所述SiGe层还含有ρ型掺杂杂质。优选地，所述ρ掺杂杂质包括硼、铟或其组合；所述η掺杂杂质包括砷、磷或其组
I=I O另外，本发明实施例还提供一种制造MOS管的方法，所述制造方法包括以下步骤提供SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；在所述SOI衬底上形成伪栅极导体层，以及环绕所述伪栅极导体层的侧墙；去除所述伪栅极导体层，以形成开口 ；向所述开口内执行离子注入，以在所述硅衬底层中形成接地晕圈区；以及
在所述开口内形成金属栅极层。优选地，所述SOI衬底的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。优选地，在形成所述金属栅极层之前，还包括在所述开口内形成高介电常数介质层的步骤。优选地，在形成接地晕圈区之后，还包括进行退火的步骤。优选地，在形成所述接地晕圈区时，对于η型MOS管，使用ρ型掺杂杂质进行离子注入；对于ρ型MOS管，使用η型掺杂杂质进行离子注入。进一步优选地，所述接地晕圈区的掺杂浓度为IX IO17-约3 X IO1Vcm30优选地，在形成所述伪栅极导体层以及侧墙之后，还包括通过进行选择性外延生长，以形成抬高的源区和漏区的步骤。进一步优选地，对于P型MOS管，选择性外延生长SiGe 层；对于η型MOS管，选择性外延生长Si C层。更优选地，在所述Si C层中，C的原子百分比为0. 5-2% ；在所述SiGe层中，Ge的原子百分比为20-70%。优选地，对于η型MOS管，采用η型掺杂杂质原位掺杂；对于P型MOS管，采用ρ型掺杂杂质进行原位掺杂。优选地，所述ρ掺杂杂质包括硼、铟或其组合；所述η掺杂杂质包括砷、磷或其组
I=I O通过本发明实施例提供的MOS管，可以在抑制短沟道效应的同时，避免在超薄BOX 层与衬底之间产生过大的电容，从而降低对MOS管的交流特性的影响。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图IA和IB是现有技术中MOS管的示意图；图2是本发明提供的MOS管的一个实施例的示意图；图3至图15是MOS管的制造过程中的各个阶段的结构示意图。
具体实施例方式
5
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。实施例一图2是本发明提供的MOS管的一个具体实施例的示意图。如图2所示，本发明的 MOS管包括SOI衬底，所述SOI衬底包括硅衬底层101、超薄超薄BOX层102和超薄SOI层 103 ；金属栅极层104，位于所述SOI衬底上；以及接地晕圈区112，位于所述硅衬底层中，且位于所述金属栅极层104的下方。由于超薄BOX层102的存在，所述SOI衬底电路的寄生电容小，而且避免了闩锁效应。进一步地，超薄BOX层102还可以增强电荷的耦合作用。而且，超薄SOI层103可以采用很薄的半导体材料例如硅，实现半导体薄膜全耗尽，从而实现体反型，增大载流子迁移率，并且可以很好地抑制短沟道效应。进一步地，在硅衬底101中具有接地晕圈区(Ground Halo) 112，接地晕圈区112的作用在于抑制短沟道效应。另外，相对于现有技术中利用超薄BOX层下面的一个接地平面来抑制短沟道效应，在本实施例中的方案中，由于接地晕圈区112的面积较小，从而降低了超薄SOI层103和超薄BOX层102之间的电容，减小了对MOS管的交流特性的影响。此外，在本发明MOS管的在栅极104和超薄SOI层103之间还形成高介电常数介质层113，该高介电常数介质层113的作用主要在于降低栅极漏电流。实施例二本发明实施例还提供一种MOS管的制造方法，图3-图15示出了制造过程中的各个阶段的结构示意图。图3示出了根据本发明实施例的MOS管制作方法的中间结构。参见图3，提供超薄SOI衬底。所述超薄SOI衬底可以包括硅衬底层101 ；位于硅衬底层101上的超薄BOX层102，以及位于超薄BOX层102上的超薄SOI层103。优选地，超薄BOX层102的厚度可以为2-15nm，超薄SOI层103的厚度可以为 3-20nm。超薄SOI层的材料可以为Si、Ge、Si :C或III-V族化合物(如砷化镓、砷化铟、磷化铟等)等材料。这里，可以根据传统的方法，例如通过离子注入的方式，在超薄SOI层103 中形成源区和漏区(图中未标号)。这里，由于超薄BOX层的存在，SOI衬底电路的寄生电容小，而且避免了闩锁效应。 进一步地，超薄BOX层102还可以增强电荷的耦合作用。而且，超薄SOI层103可以采用很薄的半导体材料例如硅，实现半导体薄膜全耗尽，从而实现体反型，增大载流子迁移率，并且可以很好地抑制短沟道效应。图4至图6示出了根据本发明实施例的MOS管制作方法的中间结构。在超薄SOI层103上依次形成栅极氧化物层105 (例如氧化硅或氮氧化硅等)、伪栅极导体层114(例如多晶硅层)、第一刻蚀保护层115(例如氧化硅)和保护帽层116(例如氮化硅)，并且对得到的中间结构进行构图。例如可以通过常规的淀积工艺，如PVD (物理气相沉积)、CVD (化学气相沉积)、 ALD (原子层沉积)、PLD (脉冲激光沉积)、MOCVD (金属有机化学气相沉积)、PEALD (等离子体增强原子层沉积工艺)、PECVD (等离子体增强化学气相沉积)、溅射、分子束淀积(MBE) 等，形成上述各层。这里，在随后的刻蚀过程中，第一刻蚀保护层115保护伪栅极导体层114不受影响。在随后的选择性外延过程中，保护帽层116用于防止伪栅极导体层114的顶表面发生不希望的外延生长。接着，在保护帽层116的上方形成图案化的光刻胶117，所述光刻胶117的位置与将要形成的栅极的位置相对应。可以首先通过旋转涂胶工艺将光刻胶层(图中未示出)涂布在保护帽层116上， 然后将进行软烘，之后进行对准曝光和显影，得到图案化的光刻胶117。然后，以光刻胶117 为掩膜，对光刻胶117两侧进行刻蚀，直至到栅极氧化物层105刻蚀停止。上述刻蚀过程可以采用反应离子刻蚀(RIE)工艺。得到如图5所示的中间结构。参见图6，去除光刻胶117，形成环绕伪栅极导体层114、第一刻蚀保护层115和保护帽层116的侧墙106。在后续步骤中，侧墙116可以起到掩膜和/或刻蚀保护层的作用。 可以看出，在图6所示的中间结构中，伪栅极导体层114的上表面被第一刻蚀保护层115和保护帽层160所覆盖，并且其周围被侧墙116所环绕。上述去除光刻胶117的过程可以采用剥离光刻胶工艺，剥离光刻胶工艺是一种湿法去除光刻胶的方法；当然也可以采用等离子体去胶工艺，等离子去胶是用氧气来干法去胶。这里，根据需要，可以向超薄SOI层103中进行延伸注入或晕圈注入。对于η型 MOS管，可以采用η型掺杂杂质例如砷(As)、磷(P)或其组合进行延伸注入；对于ρ型MOS 管，可以采用P型掺杂杂质例如硼(B或BF2)、铟(In)或其组合进行延伸注入。可选地，晕圈注入所用的掺杂杂质与延伸注入所用的掺杂杂质类型相反。例如，对于η型MOS管，可以选用ρ型掺杂杂质，例如硼(B或BF2)、铟(In)或其组合进行晕圈注入。 对于ρ型MOS管，可以选用η型掺杂杂质例如砷(As)、磷(P)或其组合进行晕圈注入。参照图7，以保护帽层116和侧墙106为掩膜，刻蚀栅极氧化物层105，仅保留伪栅极导体114和侧墙106下方的栅极氧化物105。接着，可选地，根据本发明的方法，还可以另外形成抬高的源区和漏区107，以降低源区和漏区的串联电阻。例如，以保护帽层116和侧墙106为掩膜，在超薄SOI层上选择性外延生长。对于P型MOS管，选择性外延生长的材料可以包括SiGe，以提供压应力；对于η 型MOS管，选择性外延生长的材料可以包括Si:C，以提供拉应力。当然，本领域技术人员应当理解的是，也可以通过传统的方法，例如通过涂胶、光刻和刻蚀等工艺，在超薄SOI层103的预定位置以预定尺寸得到凹陷区域，然后在该凹陷区域中进行上述外延生长。可选地，在选择性外延生长抬高的源区和漏区107的过程中进行原位掺杂，例如，对于nMOSFET，可以采用η型掺杂杂质例如砷(As)和/或磷(P)进行原位掺杂；对于 pMOSFET，可以采用ρ型掺杂杂质例如硼(B)和/或铟(In)进行原位掺杂。进一步可选地， 在原位掺杂之后进行退火，例如激光退火，将掺杂的杂质激活，从而在超薄SOI层103中，在源区和漏区107下方与伪栅极导体114下方分别形成相反掺杂类型的区域。当然，也可以通过前面所示的淀积方式来形成抬高的源区和漏区107。
其中，对于ρ型MOS管，选择性外延生长SiGe层，其中，Ge的原子百分比为约20% 至70 %。对于η型MOS管，选择性外延生长Si C层，其中，C的原子百分比为约0. 5 %至
2 % ο参见图8，形成CMP停止层118 (例如氮化物)和层间介质层110 (例如氧化物)。 进行化学机械平坦化处理(CMP)，并停止在CMP停止层118。对层间介质层110进行回刻。参见图9，刻蚀(例如反应离子刻蚀)去除CMP停止层118和保护帽层116，暴露出第一刻蚀保护层115。参见图10，进一步进行刻蚀，去除第一刻蚀保护层115，例如通过反应离子刻蚀来实现。继续刻蚀，去除伪栅极导体层114，形成开口，暴露出栅极氧化物层105。接着，以层间介质层110、CMP停止层118和侧墙106为掩膜，通过箭头所表示的方向，从所形成的开口向伪栅极导体层114下方的超薄SOI衬底内进行离子注入，形成接地晕圈区 112 (ground halo)，如图 11 所示。接地晕圈区112的作用在于抑制短沟道效应。另外，相对于现有技术中利用超薄 BOX层下面的一个接地平面来抑制短沟道效应，在本实施例中的方案中，由于接地晕圈区 112的面积较小，从而降低了超薄SOI层103和超薄BOX层102之间的电容，减小了对MOS 管的交流特性的影响。其中，对于η型MOS管，使用ρ型掺杂杂质例如硼(B或Β。和/或铟(In)进行注入，浓度可以为约IX IO17-约3Χ 1019/cm3。对于ρ型MOS管，使用η型掺杂杂质例如砷 (As)和/或磷⑵进行注入，浓度可以为约1\1017-约3\1019/(^3。可选地，在接地晕圈区注入之后进行退火，优选地，进行快速热退火(RTA，例如在 1050°C )，例如尖峰退火或激光退火，以激活所掺杂的杂质，并且修复半导体材料体内和表面的缺陷。同时，由于采用了快速热退火方式，退火持续的时间很短暂，例如为毫秒级或更短的时间，可以避免不希望的杂质扩散，从而使杂质的掺杂浓度分布陡峭。当然，在前面所述的原位掺杂之后也可以不立即进行退火，而是直到接地晕圈区注入之后仅进行一次退火，以同时达到对延伸区和晕圈中杂质(如果有的话)的激活。参见图11，形成(例如通过沉积)高介电常数介质层113。这里高介电常数介质层即高 k 介质层，材料可以是 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, A1203、La2O3, ZrO2 和LaAW等。高介电常数介质层113的厚度可以是约1-约3nm。该高介电常数介质层113 在本实施例中作为栅极电介质层。在晶体管尺寸按比例缩小情况下，与传统的栅极电介质例如二氧化硅相比，高介电常数介质层113可以在减小等效氧化层厚度EOT (equivalent oxidethickness)的同时避免过大的栅极泄漏电流，提高MOS管的性能和可靠性。需要指出的是，如果沉积高介电常数介质层113需要在高温下进行的话，也可以先进行高介电常数介质层的沉积，然后进行接地晕圈区的注入，从而尽量避免不希望出现的杂质扩散。可选地，在沉积高介电常数介质层113之后，进行退火，以降低高介电常数介质材料的体缺陷，增加高介电常数介质材料膜的致密度，进而提高器件的稳定性和可靠性等。参见图12，形成金属栅极层104。这里，例如，可以对图10所述结构淀积(例如 CVD) 一层金属栅极材料，然后，进行回刻，得到图11所示的结构。
优选地，金属栅极层104可以包括功函数金属材料，例如，对于η型MOS管，金属栅极的材料可以使用 iTaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax 或 NiTgix 中的任一种或它们的任意组合。对于P型MOS管，金属栅极的材料可以使用MoNx，TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt，Ru，Ir，Mo，HfRu 或 RuOx 中的任一种或它们的任意组
口 O参考图13-15，对图11所示的半导体结构执行常规的接触孔形成工艺和硅化物形成工艺。如图13所示，在整个半导体结构上形成第二刻蚀保护层119，例如可以通过淀积工艺来实现。典型地，第二刻蚀保护层119可以包括氮化硅，其厚度为约IOnm-约20nm。在图13中，可选地，在形成有第二刻蚀保护层119的半导体结构上形成掩膜(例如光刻胶)，将所述掩膜图案化，并进行刻蚀，以在层间介质层110中的预定位置形成接触孔，所述接触孔穿过第二刻蚀保护层119、层间介质层110和CMP停止层118。在接触孔的底部，暴露出源区和漏区107。之后，如图14所示，例如通过淀积工艺来形成金属层，所述金属填充接触孔并且覆盖第二刻蚀保护层119。典型地，所述金属层的厚度为约3nm-约15nm。所述金属优选包括 NiPt。执行退火工艺，例如在约300°C -约500°C进行，以使所填充的金属与其下方的 SiGe反应，形成硅化物层108。这里，硅化物层108优选包括NiPtSi。硅化物层108可以降低源区/漏区107与后面形成的接触孔中的金属插头120(如后面图15所示)之间电阻。然后，例如通过湿法刻蚀(例如采用含有硫酸的溶液)，选择性去除未反应的金
jM ο如图15所示，在接触孔中形成金属插头120，使得金属插头120分别与其下方相应位置的硅化物区域108相接触。在这一步骤中，可以首先淀积衬里(图中未示出，例如， TiN, TaN, Ta或Ti)，然后再淀积导电金属(例如，Ti、Al、TiAl、Cu、W等)，最后再对金属执行平面化处理(例如CMP)。这里，衬里用于防止导电金属在退火过程中扩散到层间介质层 110造成短路。需要说明的是，本发明中，所述超薄BOX层是指厚度范围为2-15nm的BOX层，超薄 SOI层是指厚度范围为3-20nm的SOI层。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种MOS管，包括SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层； 金属栅极层，位于所述SOI衬底上；以及接地晕圈区，位于所述硅衬底层中，且位于所述金属栅极层的下方。
2.如权利要求1所述的MOS管，其中，所述超薄SOI层的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。
3.如权利要求1所述的MOS管，其中，所述MOS管还包括高介电常数介质层，所述高介电常数介质层位于所述金属栅极层与所述超薄SOI层之间。
4.如权利要求1所述的MOS管，其中，对于η型MOS管，所述接地晕圈区包括ρ型掺杂杂质；对于P型MOS管，所述接地晕圈区包括η型掺杂杂质。
5.如权利要求4所述的MOS管，其中，所述接地晕圈区的掺杂浓度为1Χ1017-3Χ1019/cm ο
6.如权利要求1所述的MOS管，其中，所述MOS管还包括抬高的源区和漏区，所述抬高的源区和漏区位于所述超薄SOI层上方，且位于所述金属栅极的两侧。
7.如权利要求6所述的MOS管，其中，对于ρ型MOS管，所述抬高的源区和漏区包括 SiGe层；对于η型MOS管，所述抬高的源区和漏区包括Si C层。
8.如权利要求7所述的MOS管，其中，在所述Si:C层中，C的原子百分比为0.5-2% ； 在所述SiGe层中，Ge的原子百分比为20-70%。
9.如权利要求7所述的MOS管，其中，对于η型MOS管，所述Si C层还含有η型掺杂杂质；对于ρ型MOS管，所述SiGe层还含有ρ型掺杂杂质。
10.如权利要求或4或9所述的MOS管，其中，所述P掺杂杂质包括硼、铟或其组合；所述η掺杂杂质包括砷、磷或其组合。
11.一种制造MOS管的方法，所述制造方法包括以下步骤提供SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层； 在所述SOI衬底上形成伪栅极导体层，以及环绕所述伪栅极导体层的侧墙； 去除所述伪栅极导体层，以形成开口 ；向所述开口内执行离子注入，以在所述硅衬底层中形成接地晕圈区；以及在所述开口内形成金属栅极层。
12.如权利要求11所述的方法，其中，所述超薄SOI衬底的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。
13.如权利要求11所述的方法，其中，在形成所述金属栅极层之前，还包括在所述开口内形成高介电常数介质层的步骤。
14.如权利要求11所述的方法，其中，在形成接地晕圈区之后，还包括进行退火的步马聚ο
15.如权利要求11所述的方法，其中，在形成所述接地晕圈区时，对于η型MOS管，使用 P型掺杂杂质进行离子注入；对于P型MOS管，使用η型掺杂杂质进行离子注入。
16.如权利要求15所述的方法，其中，所述接地晕圈区的掺杂浓度为IXlO17-约 3 X IO1Vcm3。
17.如权利要求11所述的方法，其中，在形成所述伪栅极导体层以及侧墙之后，还包括通过进行选择性外延生长，以形成抬高的源区和漏区的步骤。
18.如权利要求17所述的方法，其中，对于ρ型MOS管，选择性外延生长SiGe层；对于 η型MOS管，选择性外延生长Si C层。
19.如权利要求18所述的方法，其中，在所述Si:C层中，C的原子百分比为0.5-2%； 在所述SiGe层中，Ge的原子百分比为20-70%。
20.如权利要求18所述的方法，其中，对于η型MOS管，采用η型掺杂杂质原位掺杂； 对于ρ型MOS管，采用ρ型掺杂杂质进行原位掺杂。
21.如权利要求15或20所述的方法，其中，所述ρ掺杂杂质包括硼、铟或其组合；所述 η掺杂杂质包括砷、磷或其组合。
全文摘要
本发明提供一种MOS管及其制造方法，该MOS管包括一种MOS管，包括SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；金属栅极层，位于所述SOI衬底上；以及接地晕圈区，位于所述硅衬底层中，且位于所述金属栅极层的下方。该MOS管的制造方法包括提供SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；在所述SOI衬底上形成伪栅极导体层，以及环绕所述伪栅极导体层的侧墙；去除所述伪栅极导体层，以形成开口；向所述开口内执行离子注入，以在所述硅衬底层中形成接地晕圈区；以及在所述开口内形成金属栅极层。本发明的MOS管在抑制短沟道效应的同时降低对MOS管的交流特性的影响。
文档编号H01L29/06GK102569383SQ20101058788
公开日2012年7月11日 申请日期2010年12月14日 优先权日2010年12月14日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所