专利名称：用于光电单片集成的硅基光电探测器及其制备方法
技术领域：
本发明涉及一种硅基光电单片集成电路，尤其是涉及一种与BCD标准工艺完全兼 容的用于光电单片集成的硅基光电探测器及其制备方法。
背景技术：
光电探测器的作用是将输入的光信号有效地转变为电信号。近年来，硅基光电探 测器有较快的发展，并广泛应用于光存储系统、光电测量、光数据传输与光互连、光计算以 及图像存储与处理等领域。例如，硅基光电探测器可应用于CD-ROM、数字化视频光盘(DVD) 等的光学读取头及850nm光纤通信和650nm塑料光纤通信等。 以850nm光接收芯片为例，光接收芯片主要由两部分组成光电探测器和相应的 处理电路。光电探测器接收光信号转换成微弱的光电流，光电探测器输出的微弱电流信号 通过前置放大等处理电路转换成电压信号输出。光接收芯片的制备可以采用混合集成或单 片集成的方法来实现。混合集成是在芯片封装过程中通过键合技术把光电探测器与相应的 处理电路进行连接。从成本和寄生参数的减小、结构稳定性以及集成密度等方面考虑，混合 集成都不及真正的单片集成。更重要的是随着器件复杂度和数量的增加，靠混合集成技术 将难以实现。单片集成则是在同一衬底上集成光电探测器与处理电路，并实现两者之间的 连接。单片集成可以提高芯片的整体性能，消除寄生参量的影响，减小芯片的体积，同时可 以大大降低器件成本和封装成本。 目前，各类硅基光电探测器和OEIC几乎涉及了 Bipolar、 CMOS、 BiCMOS、 BCD(BipolarCMOS DMOS) 、 SOI (Silicon-On-Insulator)等工艺，以Bipolar和BiCMOS为 主。2005年奥地利维也纳技术大学R. Swoboda等([1] R. Swoboda， J. Knorr， et al. A 5_Gb/ s OEIC With Voltage_up_Converter[J]，IEEE Journal of solid-state circuits,2005， 40(7) :1521-1526)报道了采用0. 6 y mBiCMOS工艺制作了速率达5Gb/s的光接收机。2002 年德克萨斯大学S. M. Csutak等([2]S MCsutak， J D Schaub， W E Wu， et al. High-speed monolithically integrated silicon optical receiverfabricated in 130nm CMOS technology [J] IEEE Photonics Technology Letters, 2002， 14 (4) :516-518)报道的高 速Si单片集成光接收机采用130nm CMOS工艺，以SOI为衬底，工作波长850nm，探测器的 量子效率为10%，接收机工作在1、2、3和5Gb/s时的灵敏度分别为-19.0、 -16.6、 -15.4 和-10.9dBm。虽然Bipolar、 BiCMOS以及SOI工艺更适合制备高性能的光电探测器，但 CMOS、 BCD工艺相比Bipolar工艺具有低功耗、高集成度、设计简单等优点；CM0S、 BCD工艺 比BiCMOS和SOI工艺则有较低的成本。 硅基光电探测器可以采用标准工艺与各种功能的硅IC电路集成，实现单片集成 的光电集成电路(OEIC)。硅基光电探测器有多种结构，包括肖特基(SB) 二极管、金属-半 导体-金属(MSM)光电二极管、PN与PIN光电二极管、雪崩光电二极管(APD)等。从目前 硅基光电探测器和OEIC涉及的工艺及硅基光电探测器的结构来看，仍然存在以下一些亟 待解决的问题。
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利用低成本的CMOS工艺易于实现PN结构的光电探测器，但这种结构的探测器的 频率特性受到了限制，已有报道，这种简单结构的CMOS OEIC的3dB带宽都要小于15腿z。 而肖特基(SB) 二极管和金属-半导体-金属(MSM)光电探测器虽然是平面工艺，制作也 很简单，但是需要金属与硅之间的肖特基接触，CMOS工艺只支持欧姆接触。大多数商业的 CMOS工艺不在衬底背面做电极，因此纵向结构的PIN光电探测器在商业的CMOS工艺下不太 可行。雪崩光电二极管(APD)需要严格的工艺要求以得到雪崩增益，并且工作电压高，不易 实现。 贝尔实验室T. k. Woodward等([3] T. k. Woodward, A. V. Krishnamoorthy. 1Gbit/ s CMOSphotoreceiver with integrated detector operating at 850nm[J]. ElectronicsLetters，1998，34 (12) :1252-1253 ; [4]T.k. Woodward, A.V.Krishnamoorthy. l_Gb/s Integrated OpticalDetector and Receivers in Commercial CMOS Technologies[J]. IEEE Journal of selected topics inqimnt咖 electronics, 1999,5(2) :146-156)采用商业的O. 35 ii m CM0S集成电路工艺做出了 1Gbit/ s速率的光接收机芯片，响应波长为850nm，但探测器的响应度只有0. 01 0. 04A/W。 L D. Garrett等([5]L D. Garrett,J. Qi，et al. A Silicon-Based Integrated NM0S_p_I_n Photoreceiver[J].IEEETransactions on Electron Devices,1996，43 (3) :411-416) 采用高阻片研制横向硅PIN结构探测器，在无抗反射膜、5V偏压的情况下，850nm光波 长的量子效率达67 % (约0. 45A/W) 。 H. Zi騰rma皿等([6]H. Zi騰rma皿.Improved Cmos_integrated Photodiodes and theirApplication in 0EIC[J]. IEEE，1997 :346-351 ; [7]H. Zimmermann, T. Heide， et al. Monolithic High-peed Cmos-Photoreceiver[J]. IEEE Photonics Technology Letters, 1999， 11 (2) :254-256)采用高阻外延片与背电极工艺，设 计了多种纵向结构的硅探测器，638nm光波长的响应度达到0. 4A/W以上。虽然L. D. Garrett 与H. Zimmerma皿等的方法可以得到高性能的硅探测器，但是这些自定制CMOS工艺下的硅 基光电探测器大都需要制备背电极，且大多需要高阻的外延硅片，需对商业的CMOS标准工 艺做适当的修改，与商业的CMOS标准工艺不完全兼容， 一般都不能为IC代工厂所接受。
而BCD标准工艺，可在同一衬底上集成Bipolar器件、CMOS器件和DM0S器件，综 合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，也能成为硅基光 电探测器和硅基0EIC研究的一个创新思路和有益探索。利用BCD标准工艺中的BN+埋层 和外延层可设计"P型重掺杂硅/N-EPI外延层/BN+埋层"光电探测器的结构，解决现有的 光电探测器短波响应差，频率响应低，制备工艺与标准工艺不完全兼容等缺点。
发明内容
本发明的目的在于针对已有的硅基光电探测器的短波响应差、频率响应低、制备 工艺与标准工艺不完全兼容等缺点，提供一种与商业的BCD标准工艺完全兼容的用于光电 单片集成的硅基光电探测器及其制备方法。 本发明所述用于光电单片集成的硅基光电探测器设有P型硅衬底 (P-Substrate) 、BN+埋层(BN+)、BP+埋层(BP+) 、N-EPI外延层、N阱(N-Well)、P阱(P-Well)、 P型重掺杂硅层(P+)、N型重掺杂硅层(N+)、金属铝层(Al)、场氧层、Si(^绝缘介质层和Si3N4 表面钝化层，其中P型硅衬底(P-Substrate) 、BN+埋层(BN+) 、BP+埋层(BP+) 、N-EPI外延层、N阱(N-Well) 、 P阱(P-Well) 、 P型重掺杂硅层(P+) 、 N型重掺杂硅层(N+)设于同一硅片材 料上，场氧层是对硅片进行氧化在硅片表面生成的氧化硅层，金属铝层通过溅射工艺沉积 在硅片表面，按制备顺序从下至上共3层Si02绝缘介质层通过沉积工艺附着在硅衬底上、 Si3N4表面钝化层通过沉积工艺附着在Si02绝缘介质层上。 本发明所述用于光电单片集成的硅基光电探测器的纵向结构自下而上依次是第 一层是低掺杂的P型硅衬底；第二层是BN+埋层(BN+)和BP+埋层(BP+);第三层是N-EPI外 延层、N阱和P阱；第四层是N型重掺杂硅层、P型重掺杂硅层、场氧层和金属铝层；第五层 到第七层为三层的Si(^绝缘介质层；第八层是Si3^表面钝化层。所述用于光电单片集成
的硅基光电探测器的横向结构以BN+埋层为中心对称分布，BN+埋层的横向尺寸为66.6ym; BN+埋层边缘两侧为BP+埋层，BP+埋层的横向尺寸为7. 6ii m ;N-EPI外延层中心的上表面是 P型重掺杂硅层，P型重掺杂硅层的横向尺寸为51 ii m ;距离P型重掺杂硅层不小于0. 8 ii m 为N阱，距离N阱边缘不小于0. 4 ii m的上表面为N型重掺杂硅层，宽度为2. 3 y m ;在N阱 外围是P阱，距离N阱不小于0. 8 ii m的P阱上表面为P型重掺杂硅层，宽度为2 ii m， P阱 上表面其他部分为场氧层；BN+埋层与N阱重叠部分不小于3 i！ m， BN+埋层与N阱边缘距离 2 ii m ;N-EPI外延层上表面的P型重掺杂硅层与N阱上表面的N型重掺杂硅层由场氧层隔 开，宽度不小于1 P m ;N阱上表面的N型重掺杂硅层和P阱上表面的P型重掺杂硅层由场氧 层隔开，宽度不小于1 P m ;金属铝层附着在各个N型重掺杂硅层和P型重掺杂硅层上，其中 N-EPI外延层上表面的P型重掺杂硅层上的金属铝层分布在其周边靠近场氧层。
本发明提出了 BCD标准工艺下的硅基光电探测器"P型重掺杂硅/N-EPI外延层/ BN+埋层"结构。在BCD标准工艺中利用BN+埋层作为探测器的阴极，金属铝层与N阱上表 面的N型重掺杂硅层形成欧姆接触，阴极接高电位；N-EPI外延层形成探测器的I层；N-EPI 外延层上表面的P型重掺杂硅层与其接触的金属铝层形成欧姆接触，作为光电探测器的阳 极，阳极作为后续处理电路的输入；N阱外围的P阱起到了隔离探测器与其他BCD器件的作 用；按制备顺序从下至上设有3层Si02表面绝缘介质层和Si3N4表面钝化层。
本发明所述用于光电单片集成的硅基光电探测器的制备方法，其具体步骤为
1)首先采用〈100>P型的硅片作为衬底材料； 2)在P型衬底上光刻BN+埋层区，利用离子注入工艺注入锑，形成BN+埋层，利用
离子注入工艺注入硼，形成BP+埋层； 3)在BN+埋层与BP+埋层上生长N-EPI外延层； 4)在N-EPI外延层上光刻N阱区，并采用离子注入工艺注入磷，实现N阱； 5)光刻P阱区，并采用离子注入工艺注入硼，实现P阱； 6)光刻N型重掺杂和P型重掺杂有源区，采用氧化工艺实现场氧区； 7)光刻N型重掺杂区，通过离子注入工艺注入砷，实现N型重掺杂硅层； 8)光刻P型重掺杂区，通过离子注入工艺注入BF2，实现P型重掺杂硅层； 9)沉积第一层Si02绝缘介质层； 10)光刻接触孔； 11)沉积金属铝层，并光刻电极与连线；
12)沉积第二层Si02绝缘介质层；
13)沉积第三层Si02绝缘介质层；
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1、本发明利用BCD标准工艺下的N-EPI外延层形成探测器的I层，形成纵向结构 "P型重掺杂硅/N-EPI外延层/BN+埋层"的硅基光电探测器，克服一般硅基光电探测器频 率响应低的缺点； 2、本发明有很宽的光谱响应范围，克服一般硅基光电探测器短波响应差的缺点；
3、 制备工艺与商业的BCD标准工艺完全兼容，不需要对工艺做任何修改；
4、 当采用探测器阵列时，本发明本身可以有很好的隔离作用，不需另外的隔离措
施；
5、采用商业的BCD标准工艺，可在同一芯片上制作Bipolar, CMOS和DMOS器件，易
与各种硅集成电路实现单片集成c
图1为本发明所述的硅基光电探测器实施例的结构示意图。 图2为本发明所述的硅基光电探测器实施例的结构剖面示意图。 图3为本发明所述的硅基光电探测器实施例的使用实例。在图3中，VDD表示外
接直流电源，Out表示输出。 图4为本发明所述的硅基光电探测器实施例用于单片集成的850nm光接收芯片中
步步步步步步
在在在在在在
9 o 1 2 3 4
2 3 3 3 3 3
o o o o o o
o o o o o o
7的实例。 图5为本发明所述的硅基光电探测器实施例在工艺仿真中的光谱响应。在图5中， 横坐标为波长(Pm)，纵坐标为阳极电流(A)。
具体实施例方式
以下实施例将结合附图对本发明作进一步的阐述。 图1和图2所示的BCD标准工艺下的硅基光电探测器的制造工艺流程如下首先 在电阻率为15 25 Q cm的〈100>P型硅衬底1上光刻BN+埋层区，并利用离子注入工艺注 入剂量约为1X10"的锑形成BN+埋层2。利用离子注入工艺注入剂量约为4X10"的硼形 成BP+埋层3。在BN+埋层2与BP+埋层3上生长N-EPI外延层4。 N-EPI外延层4的电阻率 为3. 5 Q cm，厚度为4. 5 m。在外延层4上光刻N阱区，并采用离子注入工艺注入剂量约为 6. 5 X 1012的磷，实现N阱5，深度约为2. 5 m。在N阱5外围光刻P阱区，并采用离子注入工 艺注入剂量约为9. 5 X 1012的硼，实现P阱6，深度约为1. 7 m。光刻N型重掺杂和P型重掺 杂有源区，采用氧化工艺实现场氧区7，场氧区厚度约为0. 57 m。光刻N型重掺杂区，通过 离子注入工艺注入剂量约为4. 2X 1015的砷，实现N型重掺杂硅层8， N+深度约为0. 21 y m。 光刻P型重掺杂区，通过离子注入工艺注入剂量约为2. 5 X 1015的BF2，实现外延层4上表面 的P型重掺杂硅层9及P阱内的P型重掺杂硅层10，P+深度约为0. 3 m。沉积第一层Si02 绝缘介质层11，厚度为1. 3 ii m。光刻接触孔12，接触孔12大小为0. 5 ii mX 0. 5 ii m，孔间距 为0.5iim。沉积金属铝层13，厚度为0. 15iim，并光刻实现需要的电极与连线。金属铝层 附着在各个N型重掺杂硅层8和P型重掺杂硅层9、 10上，其中N-EPI外延层4上表面的P 型重掺杂硅层9上的金属铝层13分布在其周边靠近场氧层。沉积第二层Si02绝缘介质层 14，厚度为1 P m。沉积第三层Si02绝缘介质层15，厚度为0. 3 m。沉积Si3N4表面钝化层 16，厚度为0. 7iim。 图2为本发明的硅基光电探测器的结构剖面示意图，表示了 BCD标准工艺下的硅 基光电探测器的纵向结构和横向结构。本发明的纵向结构为"P型重掺杂硅层/N-EPI外延 层/BN+埋层"。在BCD工艺中利用BN+埋层作为探测器的阴极，金属铝层与N阱上表面的N 型重掺杂硅层形成欧姆接触，阴极接高电位，与VDD端19相连；N-EPI外延层形成探测器的 I层；N-EPI外延层上表面的P型重掺杂硅层与其接触的金属铝层形成欧姆接触，作为光电 探测器的阳极，接后续处理电路的输入端17。 N阱外围的P阱起到了隔离探测器与其他BCD 器件的作用。P阱中的P型重掺杂硅层与其接触的金属铝层形成欧姆接触，与芯片的GND端 18相连。按制备顺序从下至上设有3层Si02表面绝缘介质层和Si3^表面钝化层。本发明 的横向结构以BN+埋层为中心对称分布，8矿埋层的横向尺寸为66. 6 m ;BN+埋层边缘两侧 为BP+埋层，其横向尺寸为7. 6 m ;N-EPI外延层中心的上表面是P型重掺杂硅层，其横向 尺寸为51 ii m ;距离P型重掺杂硅层不小于0. 8 ii m为N阱，距离N阱边缘不小于0. 4 y m的 上表面为N型重掺杂硅层，宽度为2. 3 m ;在N阱外围是P阱，距离N阱不小于0. 8 y m的 P阱上表面为P型重掺杂硅层，宽度为2 m， P阱上表面其他部分为场氧层；B^埋层与N阱 重叠部分不小于3 ii m，BN+埋层与N阱边缘距离2 y m ;N-EPI外延层上表面的P型重掺杂硅 层与N阱上表面的N型重掺杂硅层由场氧层隔开，宽度不小于1 y m ;N阱上表面的N型重掺 杂硅层和P阱上表面的P型重掺杂硅层由场氧层隔开，宽度不小于1 P m ;金属铝层附着在各个N型重掺杂硅层和P型重掺杂硅层上，其中N-EPI外延层上表面的P型重掺杂硅层上 的金属铝层分布在其周边靠近场氧层。 图3给出本发明所述的硅基光电探测器实施例的使用实例。在图3中的VDD表示 外接直流电源，OUT端为探测器输出端，一般与后续的处理电路连接，作为后续处理电路的 输入。考虑到探测器与处理电路的连接问题，这里可选择采用第一层金属连接。
图4给出本发明的硅基光电探测器用于单片集成的850nm光接收芯片的实施例。 在图4中包含本发明的硅基光电探测器(PD)，一个宽带放大器TIA，一个用于单双端转换的 RC滤波器(SDA)，三个同样结构的一级差分放大器(DA)，一个缓冲输出级(0B)。为了提高 整个OEIC的光响应度，在跨阻放大器后面增加三个同样结构的一级差分放大器进行二次 放大。缓冲输出级用于实现与传输线的阻抗匹配。 图5给出本发明的硅基光电探测器在工艺仿真中的光谱响应。从图5中的响应曲 线看，本发明的硅基光电探测器有很宽的光谱响应范围，从200 1000nm波长范围内的响 应度至少都能达到0. 05A/W。当波长为6Q0nm时，响应度达到峰值，大约为0. 34A/W。
权利要求
用于光电单片集成的硅基光电探测器，其特征在于设有P型硅衬底、BN+埋层、BP+埋层、N-EPI外延层、N阱、P阱、P型重掺杂硅层、N型重掺杂硅层、金属铝层、场氧层、SiO2绝缘介质层和Si3N4表面钝化层，其中P型硅衬底、BN+埋层、BP+埋层、N-EPI外延层、N阱、P阱、P型重掺杂硅层、N型重掺杂硅层设于同一硅片材料上，场氧层是对硅片进行氧化在硅片表面生成的氧化硅层，金属铝层通过溅射工艺沉积在硅片表面，按制备顺序从下至上共3层SiO2绝缘介质层通过沉积工艺附着在硅衬底上、Si3N4表面钝化层通过沉积工艺附着在SiO2绝缘介质层上。
2. 如权利要求l所述的用于光电单片集成的硅基光电探测器，其特征在于所述用于光电单片集成的硅基光电探测器的纵向结构自下而上依次是第一层是低掺杂的P型硅衬底；第二层是BN+埋层和BP+埋层；第三层是N-EPI外延层、N阱和P阱；第四层是N型重掺杂硅层、P型重掺杂硅层、场氧层和金属铝层；第五层到第七层为三层的Si02绝缘介质层；第八层是Si^4表面钝化层。
3. 如权利要求1所述的用于光电单片集成的硅基光电探测器，其特征在于所述用于光电单片集成的硅基光电探测器的横向结构以BN+埋层为中心对称分布，BN+埋层的横向尺寸为66. 6 ii m ;BN+埋层边缘两侧为BP+埋层，BP+埋层的横向尺寸为7. 6 y m ;N-EPI外延层中心的上表面是P型重掺杂硅层，P型重掺杂硅层的横向尺寸为51 m ;距离P型重掺杂硅层不小于0. 8 ii m为N阱，距离N阱边缘不小于0. 4 ii m的上表面为N型重掺杂硅层，宽度为2. 3 m ;在N阱外围是P阱，距离N阱不小于0. 8 m的P阱上表面为P型重掺杂硅层，宽度为2 m， P阱上表面其他部分为场氧层；BN+埋层与N阱重叠部分不小于3 y m， BN+埋层与N阱边缘距离2 ii m ;N-EPI外延层上表面的P型重掺杂硅层与N阱上表面的N型重掺杂硅层由场氧层隔开，宽度不小于1 P m ;N阱上表面的N型重掺杂硅层和P阱上表面的P型重掺杂硅层由场氧层隔开，宽度不小于1 P m ;金属铝层附着在各个N型重掺杂硅层和P型重掺杂硅层上，其中N-EPI外延层上表面的P型重掺杂硅层上的金属铝层分布在其周边靠近场氧层。
4. 如权利要求1所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于具体步骤为1) 首先采用〈100>P型的硅片作为衬底材料；2) 在P型衬底上光刻埋层区，利用离子注入工艺注入锑，形成BN+埋层，利用离子注入工艺注入硼，形成BP+埋层；3) 在BN+埋层与BP+埋层上生长N-EPI外延层；4) 在N-EPI外延层上光刻N阱区，并采用离子注入工艺注入磷，实现N阱；5) 光刻P阱区，并采用离子注入工艺注入硼，实现P阱；6) 光刻N型重掺杂和P型重掺杂有源区，采用氧化工艺实现场氧区；7) 光刻N型重掺杂区，通过离子注入工艺注入砷，实现N型重掺杂硅层；8) 光刻P型重掺杂区，通过离子注入工艺注入BF2，实现P型重掺杂硅层；9) 沉积第一层Si02绝缘介质层；10) 光刻接触孔；11) 沉积金属铝层，并光刻电极与连线；12) 沉积第二层Si02绝缘介质层；13) 沉积第三层Si02绝缘介质层；14) 沉积Si3N4表面钝化层，得用于光电单片集成的硅基光电探测器。
5. 如权利要求4所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于在步骤l)中，所述P型的硅片采用电阻率为15 25Qcm的〈100〉P型的硅片。
6. 如权利要求4所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于在步骤2)中，所述注入锑的剂量为1X10^所述注入硼的剂量为4X10";在步骤3)中，所述N-EPI外延层的电阻率为3. 5Qcm，厚度为4. 5 y m。
7. 如权利要求4所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于在步骤4)中，所述注入磷的剂量为6.5X1012， N阱的深度为2.5iim;在步骤5)中，所述注入硼的剂量为9. 5X 1012， P阱的深度为1. 7 ii m ;在步骤6)中，所述场氧区厚度为0. 57 y m。
8. 如权利要求4所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于在步骤7)中，所述注入砷的剂量为4. 2X10"，N型重掺杂硅层的深度为0. 21iim ;在步骤8)中，所述注入BF2的剂量为2. 5X 1015， P型重掺杂硅层的深度为0. 3 ii m。
9. 如权利要求4所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于在步骤9)中，所述第一层Si(^绝缘介质层的厚度为1.3iim;在步骤10)中，所述接触孔的大小为0. 5iimX0. 5iim，孔间距为0.5iim;在步骤11)中，所述金属铝层的厚度为0. 15ym;在步骤12)中，所述第二层Si02绝缘介质层的厚度为lym;在步骤13)中，所述第三层Si02绝缘介质层的厚度为0. 3 ii m。
10. 如权利要求4所述的用于光电单片集成的硅基光电探测器的制备方法，其特征在于在步骤14)中，所述Si3N4表面钝化层的厚度为0. 7 i！ m。
全文摘要
用于光电单片集成的硅基光电探测器及其制备方法，涉及一种硅基光电单片集成电路。提供一种与商业的BCD标准工艺完全兼容的用于光电单片集成的硅基光电探测器及其制备方法。硅基光电探测器设有P型硅衬底、BN+、BP+、N-EPI外延层、N阱、P阱、P+、N+、Al层、场氧层、SiO2绝缘介质层和Si3N4表面钝化层，P型硅衬底、BN+、BP+、N-EPI外延层、N阱、P阱、P+、N+设于同一硅片上，场氧层是在硅片表面生成的氧化硅层，金属铝层沉积在硅片表面，按制备顺序从下至上共3层SiO2绝缘介质层通过沉积工艺附着在硅衬底上、Si3N4表面钝化层通过沉积工艺附着在SiO2绝缘介质层上。
文档编号H01L31/18GK101719504SQ200910112909
公开日2010年6月2日 申请日期2009年12月3日 优先权日2009年12月3日
发明者卞剑涛, 程翔, 芦晶, 陈朝, 颜黄苹 申请人:厦门大学