专利名称：一种具有二极管驱动器的存储阵列及其制造方法
技术领域：
本发明是有关于使用相变化存储材料，像是硫属化物与其它可编程电 阻材料的高密度存储装置，以及制造此类装置的制造方法。
背景技术：
可编程电阻材料，包含以相变化为基础材料，己经运用于非易失随机 存取存储单元中。相变化材料，诸如硫属化物材料等，可施加适当的电流 以在结晶态与非晶态之间转换相态而应用于集成电路之中。大致为非晶态 者较大致为结晶态者具有较高的电阻率，由此即可感知数据。
相变化材料可在存储单元的主动区域中，于大致为结晶固态相的第一 结构与大致为非晶固态相的第二结构之间进行转换。『非晶』是指相较于 单晶而言，较无固定晶向的结构，例如较结晶相具有更高的电阻率等特性。 『结晶』则指相对于非晶结构而言，较有固定晶向的结构，例如较非晶相 具有更低的电阻率等特性。通常而言，可于完全非晶态与完全结晶态之间， 利用电流变换相变化材料的相态。非晶态与结晶态转换所影响的其它材料 性质，包括原子排列、自由电子密度、与活化能。此种材料可转换为两种 相异的固态相，亦可转换为两种固态相的组合，故可于完整非晶相与完整 结晶相之间，形成灰阶地带，材料的电性亦将随之转换。
非晶态转换至结晶态的过程，通常采用较低的操作电压，其电流需足 以将相变化材料的温度提升至相变化温度与熔点之间。由结晶态转换为非
晶态的过程，则通常需要较高的操作电压；此后称此过程为『复位』(reset)。 因为此一过程需要一短时间且高密度的电流脉冲，以熔化或破坏结晶结 构，随后快速冷却相变化材料，经淬火处理，将至少一部分的相变化结构 稳定为非晶态。此一过程，通过复位电流将相变化材料由结晶态转变为非 晶态，而吾人希望尽量降低复位电流的强度。为降低复位电流的强度，可 降低存储单元中主动区域的大小。降低主动区域大小的技术，包含降低电极与相变化材料的接触区域面积，因此可在主动区域中获得较高的电流密 度，而以较小的电流绝对值通过相变化材料元件。
此领域发展的一种方法是致力于在一集成电路结构上形成微小孔洞， 并使用微量可编程的电阻材料填充这些微小孔洞。致力于此等微小孔洞的
专利包括于1997年11月11日公告的美国专利第5,687,112号"MuWbit Single Cell Memory Element Having Tapered Contact"、 发明人为Ovshinky; 于1998年8月4日公告的美国专利第5,789,277号"Method of Making Chalogenide [sic] Memory Device"、发明人为Zahorik等；于2000年11月 21日公告的美国专利第6,150,253号"Controllable Ovonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same"、 发明 人为Doan等。
另一种发展中的存储单元结构，亦称为伞状结构，其是因为其典型结 构中底部电极上的主动区域的形状而得名。该种结构是形成小电极区域， 使之与较大区域的相变化材料接触，同时通常利用较大的电极与相变化材 料的另一面接触。电流由小接触区域流向大接触区域者，可用作存储单元 的读取、设定、与复位操作。小电极区域可将电流密度集中于接触点上， 因此相变化材料中的主动区域可限制在接近于接触点的小区域中。举例而
言，参见Ann et al.， "Highly reliable 50nm contact cell technology for 256Mb PRAM", VLSI Technology 2005 Digest of Technical Papers,第98-99页， 2005年6月4日；Denison，国际公开号WO2004/055916 A2 "Phase Change Memory and Method Therefore",
公开日期2004年7月1日；以及Song et al.，美国专利申请公开号US 2005/0263829 Al, "Semiconductor Devices Having Phase Change Memory Cells, Electronic Systems Employing the Same and Methods of Fabricating the Same",
公开日期2005年12月1曰。
在制造非常小尺寸的结构上的另一问题是对准方面。当该结构是使用 分离的光刻工艺来制造，该结构的尺寸或至少对他们之一，必须足够大的 以允许在光刻工艺上对准方面的容忍度。然而这些需求会限制该存储单元 在设计上的弹性，以及造成该存储单元在效能上有差异。
以相变化材料为基础的一种自动对准非易失存储装置，请参见于2003 年06月17日申请的美国专利第6，579，760号"Self-Aligned ProgrammablePhase Change Memory"、发明人为Hsiang-Lan Lung。该存储结构可在一集 成电路上一非常小块的区域上制造。举例来说，在该存储阵列中每一存储 单元所需的面积约为4F2，其中F等于在该工艺中的最小线宽。因此若工 艺具有0.1微米的最小线宽，则该存储单元面积约为0.04微米平方。
存储单元包含二极管存取装置及一相变化材料层所形成的一材料叠 层，是被定义在位线和字线之间，并在自动对准工艺中具有由该位线及字 线的线宽所定义的尺寸。然而该字线及位线的该尺寸仍相当的大，例如当 跟一孔洞型存储单元中一孔洞的大小比较时。因此，需要提供一种高密度 阵列技术并使用自动对准技术，以提供非常小孔洞的形成。
因此，需要提供一种用来制造具有自动对准及自动收敛来控制该孔洞 存储单元的该临界尺寸的存储单元结构的方法，而该存储单元可与高密度 集成电路存储装置相互搭配。
发明内容
本发明公开一种存储阵列，包含 一结构包括介电填充材料并具有导 线在其一较低部位上，在一实施例中是安置如字线。在该结构中，多个介 层孔是位在对应该导线上。 一孔洞型存储元件形成于每一介层孔内并包含 一二极管耦接于一对应的导线在该衬底中，且存储材料是与该二极管上的 一接点表面所接触。举例来说，每一二极管具有一第一导电类型的一第一 半导体层， 一第二导电类型的一第二半导体层，及一导电覆盖层，其中该 二极管并无完全地填充该介层孔。 一孔洞位于该每一介层孔内，而该介层 孔是由一位于该介层孔的内侧壁的间隔物所定义，该间隔物在该介层孔的 置中定义出一自我置中开口且露出该二极管的该接点表面。位在该介层孔 中央的该自我置中开口内的存储材料与该导电覆盖层相接触。可选择地， 多条位线覆盖于该顶电极且连接该存储单元至该阵列的行上。替代地，该 顶电极包含该位线本身的部位，在该阵列中沿着一行方向，与该介层孔内 的存储材料相接触。
本发明公开一种用来制造一存储阵列的方法，该方法基本上包含以下 步骤
提供一结构包含介电填充材料并在其一较低部位上具有导线；形成多个二极管于该介电填充材料并耦接至该结构中对应的导线，而
自动对准介层孔于该二极管之上；.
形成多个间隔物位于该介层孔的内侧壁，每一间隔物在该介层孔的置 中定义出一自我置中开口且露出该二极管；
沉积存储材料以填充该自我置中开口，使其与该二极管相接触；
形成一顶电极与该存储材料相接触。
本发明公开一结构， 一般包含介电填充材料，并在其较低的部位上具 有导线，以及一牺牲层形成于其上表面之上。硅栓塞形成在该结构中。首 先，由该栓塞移除硅至一深度，举例来说，移至大约该结构的一半厚度， 因此形成一凹部。然后在该硅栓塞中形成二极管，每一二极管具有与该导 线相同导电类型的一轻掺杂第一材料层； 一相反导电类型的一重掺杂第二 材料层；以及一导电覆盖层。通过刻蚀介电材料来下切该牺牲层的一刻蚀 步骤来扩大该凹部的体积。沉积一填充层至该下切的凹部，因此在其中新 形成一空孔。刻蚀该填充层而穿透该空孔并在该导电覆盖层旁的该凹部内 以定义出自动对准间隔物。继续刻蚀以露出在该间隔物置中的该导电覆盖 层。沉积存储材料以填充该凹部，使该存储材料与该导电覆盖层相接触。 最后，在该存储材料的上部位形成一顶电极。
在其它实施例中，使用掺杂的半导体层沉积而不是注入一半导体栓塞 来形成该二极管。
举凡本发明的目的及优点等将可透过下列说明所附图式获得充分了解。
图1是本发明的一存储阵列的一方块图。
图2是本发明的一存储阵列的概要图。
图3是本发明的一存储阵列。
图4a至图4h绘示图3存储阵列工艺的一实施例。
图5绘示图3存储阵列工艺的另一实施例。
主要元件符号说明
810集成电路 11存储阵列
12字线(或列)译码器
13、 34、 35 字线
14位线(或行)译码器及驱动器
15、 36、 37 位线
16总线
17感测放大器/数据输入结构
18数据总线
19数据输入线
20其它电路
21数据输出线
22控制器
23偏压调整状态机构 24、 25、 26、 27 存取二极管 28、 29、 30、 31 相变化元件 100 阵列
102 导电层
103 导线
104介电填充材料 105存储元件
106轻掺杂N型材料层(N-层)
108重掺杂P型材料层(P+层)
110导电覆盖层
112 间隔物
114存储材料层
116顶电极
118牺牲层
120介层孔
121 硅栓塞122浅沟道隔离结构
123 空孔 124填充材料 126位线
128 凹部
226 突出 316位线
具体实施例方式
本发明的下述实施方式一般将参照特定结构实施例及方法。将为吾人 所了解的本发明创作并未受限于其详细描述内容特别是对于所接露的实 施例及方法，同时本发明亦可使用其它特征、元件、方法、和实施例来实 施。本发明所述的较佳实施例并不局限其范围，而由权利要求范围中定义。 熟习此项技艺的人士亦可了解本发明实施方式中的各种等同变化。像是在 各实施例中所使用的元件是共同地参考类似的元件编号。
在此所使用的方位描述，以「上」、「下」、「左」、「右」描述并以各图 式中个别的结构作为参照。相似地，「厚度」是指垂直尺寸，而「宽度」 是指水平尺寸。而这些方向在电路操作或其它相关的方位上并无限制，如 同熟习本项技艺的人士所知晓。
后续的发明说明将参照至图1至图5。
请参照图1，其是显示依据本发明一实施例的一集成电路10的简化方 块图。该集成电路IO包括一存储阵列11，其是使用了自我置中孔洞相变
化存储单元。该存储单元被安置于具有柱状二极管存取装置以及在该二极 管上具有填充存储材料自动对准孔洞的一交点阵列上。 一字线(或列)译
码器12具有读取、设置、复位模式是耦接至在该存储阵列中11沿着列安 置的多个字线13。 一位线(或行)译码器及驱动器14是耦接至在该存储 阵列中11沿着行安置的多个位线15，以读取、设置、复位至存储阵列ll 中的该相变化存储单元。地址是经由一总线16而提供至一字线译码器及 驱动器12与一位线译码器M。在方块17中的感测放大器与数据输入结构， 包含该读取、设置、复位模式的电流源，是经由一数据总线18而耦接至位线译码器14。数据是从集成电路10的输入/输出端、或集成电路内部与
外部的其它数据来源，而经由数据输入线19以将数据传输至方块17中的 数据输入结构。在所述实施例中，其它电路20是包括于此集成电路10中， 例如一泛用目的处理器或特定目的应用电路、或可提供单芯片系统功能的 模块组合其是由系统于单芯片的存储阵列所支持。数据是从方块17中的 感测放大器、经由数据输出线21、而传输至集成电路10的输入/输出端或 其它位于集成电路10内部或外部的数据目的地。
在本实施例中所使用的控制器，使用了偏压调整状态机构22，并控制 了偏压调整供应电压及电流源23的应用，例如读取、编程、擦除、擦除 确认与编程确认电压或用以该字线及位线的电流，及使用一存取控制流程 来控制该字线/源极线操作。该控制器22可利用特殊目的逻辑电路而应用， 如熟习该项技艺者所熟知。在替代实施例中，控制器22包括了通用目的 处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。 在又一实施例中，控制器22是由特殊目的逻辑电路与通用目的处理器组 合而成。
如图2所示，阵列11的每个存储单元包括了-一个存取二极管。四个 存取二极管是以标号24、 25、 26、 27显示的，而四个相变化元件是以标 号28、 29、 30、 31显示的。多条字线13 (包括字线34与35)是沿着第 一方向平行地延伸。字线34、 35是与字线译码器12进行电性沟通。该二 极管24、 26的阴极(或可替代地使用阳极)是连接至一共同字线(例如 字线34)，而二极管25、 27的阴极(或可替代地使用阳极)是连接至一共 同字线35。多条位线15 (包括位线36、 37)中，位线36是连接到相变化 元件28、 29的一端。特别地，相变化元件28是连接于二极管24的阳极 与位线36之间，而相变化元件29是连接于二极管24的阳极与位线36之 间。相似地，相变化元件30是连接于二极管26的阳极与位线37之间， 而相变化元件37是连接于二极管27的阳极与位线37之间。需要注意的 是，在图中为了方便起见，仅绘示四个存储单元，在实际应用中，阵列ll 可包括上千个至上百万个此种存储单元。同时，亦可使用其它阵列结构， 例如将相变化存储元件连接到源极。
该存储单元的实施例，包括相变化存储材料，包含硫属化物材料与其它材料。硫属化物包括下列四元素的任一个氧(0)、硫(S)、硒(Se)、
以及碲(Te)，形成元素周期表上第VIA族的部分。硫属化物包括将一硫 属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将 硫属化合物与其它物质如过渡金属等结合。 一硫属化合物合金通常包括一 个以上选自元素周期表第IVA族的元素，例如锗(Ge)以及锡(Sn)。通 常，硫属化合物合金包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、 铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技 术文件中，包括下列合金镓/锑、铟/锑、铟顺、锑/碲、锗/碲、锗/锑/碲、 铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/ 锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合 金成分。此成分可以下列特征式表示TeaGebSb1(X)-(a+b)，其中a与b代表了 所组成元素的原子总数为100%时，各原子的百分比。
一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓 度远低于70%，典型地低于60%，并在一般型态合金中的碲含量范围从最 低23%至最高58%，且最佳是介于48%至58%的碲含量。锗的浓度高于约 5%，且其在材料中的平均范围是从最低8%至最高30%, —般是低于50%。 最佳地，锗的浓度范围是介于8%至40%。在此成分中所剩下的主要成分 则为锑。(Ovshinky '112专利，栏10 U)由另一研究者所评估的特殊合 金包括Ge2Sb2Te5、 GeSb2Te4、以及GeSb4丁e7。 (Nobom Yamada， "Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording", SPIE v.3109， pp. 28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、 铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以 形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊 范例，是如Ovshinsky'112专利中栏11-13所述，其范例在此被列入参考。
相变化合金能在此单元主动通道区域内依其位置顺序于材料为一般 非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切 换。这些材料至少为双稳定态。此词汇「非晶」是用以指称一相对较无次 序的结构，其较之一单晶更无次序性，而带有可检测的特征如较之结晶态 更高的电阻值。此词汇「结晶态」是用以指称一相对较有次序的结构，其 较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出， 一较短、较大幅度的脉冲倾向于将相转换材料的相态改变成大体为非晶态。 一较长、较低幅度的脉冲倾向于将相转换材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量，够大因此足以破坏结晶结构的键能，同时时间够短，因此可以防止原子再次排列成结晶态。合适的曲线是取决于经验或模拟，特别是针对一特定的相变化合金。在本文中所公开的该相变化材料并通常被称为GST，可理解的是亦可以使用其它类
型的相变化材料。在本发明中用来所实施的相变化只读存储器(PCRAM)是Ge2Sb2Te5 。
代表的硫属化物材料可整理如下GexSbyTez，其中x:y:z = 2:2:5。其它成分为x: 0 5; y: 0~5; z: 0~10。
在掺杂方面，以二氧化硅、氮、硅、钛或其它元素掺杂的GeSbTe亦可被使用。
硫属化物及其它相变化材料掺杂杂质来修饰导电性、转换温度、熔点及使用在掺杂硫属化物存储元件的其它特性。使用在掺杂硫属化物代表性的杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、氧化钛。可参见美国专利第6,800,504号专利及美国专利申请号第2005/0029502号专利。
可以利用PVD溅射或磁控(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1 mTorr至100 mTorr。此沉积步骤一般是于室温下进行。 一长宽比为1 5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于10(TC至40(TC，而
13退火时间则少于30分钟。
该硫属化物材料的厚度取决于该存储单元结构的设计。 一般来说，一
硫属化物材料具有高于8nm的厚度可具有一相变化特性，使得该材料具有至少两种稳定电阻状态。可预期的是某些材料亦适于更小的厚度。
依据本发明的一实施例的一存储阵列可参见于图3。需注意的是该图绘示一阵列中的两个邻接元件，而图标中并没有这些元件需要连接至其它电路的该等元件，也没有显示其可以嵌入的半导体芯片。熟习本项技艺的人士将会了解该阵列可放大至数以亿计或更多的元件，就如同实际所绘示，该字线、该位线及相关装置全是依据传统或在本项现有技艺的技术内。
该阵列100包含一导电层102，而在该图式的上部位绘示可分为作为本实施例中字线的导线103。在其它实施例中可安置该阵列使得该导线作为位线。在下述中所讨论，两个存储元件105由上方的该对应导线开始延伸并位在介层孔内且由介电填充材料104所围绕。每一存储元件105连续地由下至上包含该导电层102、 一轻掺杂N型材料层(N-层)106、 一重掺杂P型材料层(P+层)108、 一导电覆盖层110、间隔物112、 一存储材料层114、 一顶电极116及一位线316。在本存储阵列中，该导电层102在一平行的方向延伸至该字线，下述的该字线方向是指一方向平行延伸于本图式的平面。然而垂直于该字线方向(图式平面)的该方向是位线方向。该阵列及个别存储元件相关尺寸及材料将于下方的工艺中讨论。导电覆盖层110是由一金属硅化物所形成，在一实施例中包含硅化钛其它的亦可包含鸨、钴、镍、钽硅化物，选自这些邻接材料相容的材料。该导电覆盖层借着提供比起在该二极管内该半导体材料来得更具导电性的一接点表面，来帮助维持影响该存储材料层的该电场的一致性。
必须注意的是该N-层及P+层定义一二极管，而其作为一存取装置以驱动该存储单元。美国专利申请号第11/736,440号以"4F2 Self align sidewall active phase change memory"为题，以及第11/777,392号以"4F2 Selfalign fm bottom electrode FET drive phase change memory，，为题，均为本案申请人所拥有，其公开并要求保护相变化存储单元阵列，但此二件申请案及其它装置使用晶体管做该存取装置。在此，二极管驱动器及该自动对准工艺的结合降低了使用额外的掩模的需求因而简化制造步骤的。对完全自动对准的工艺亦减低了该阵列在对准上的需求因而增加该阵列的密度。该存储单元的所得阵列是一无接点电极阵列，是指其排除了额外光刻步骤的需要，以产生对该存取晶体管的漏极终端的额外的接点。对于额外接点需求上的排除可帮助缩小整个存储单元的大小。而在大小上的降低更包含了该驱动器元件是采用一垂直二极管而非一晶体管方面。
上述该二极管位于该存储材料层114，而在绘示实施例中是由上述所
公开的一硫属化物所形成。间隔物112是由一绝缘材料所形成，像是氮化硅，留下该存储材料一相对上比较小的剖面部位并与该导电覆盖层110接触。这样的设计集中电流在该存储材料的一相对地较小的部位，通过焦耳热而产生一快速温度的上升，更产生一快速相变化。一电极116及位线316接触该存储元件。
图4a至图4h绘示图3的工艺实施例。本工艺由形成一结构101所开始，如图4a绘示。图4a包含该结构的顶剖面视图及前剖面视图，分别沿着A-A平面及B-B平面。必须注意的是该顶视图(前剖面视图，即B-B平面)为了清晰的目的并未显示该介电填充材料104。该字线的方向是左右方向，平行于该图式纸张方向，而该位线方向是垂直于该前视及上下方向，亦即在顶视时，平行于该图式纸张。
如图中所示，该结构的最下层是一导电层102。该层是被一在该字线方向并向上延伸该结构深度的浅沟道隔离结构(STI) 122所一分为二，使得该导电层被分为导电字线103。该浅沟道是由现有技艺的图案化刻蚀工艺所形成，并以介电填充材料来填充，像是二氧化硅。介层孔120形成于该结构由该导线完全地延伸至于该结构， 一般为圆形，如先前技艺中所实施的方式。而在该介层孔120的较佳宽度或直径是接近该所使用工艺的最小特征尺寸， 一般是一最小光刻特征尺寸来产生该开口。再使用一般光刻技术上该介层孔120的宽度或直径可约为90nm， 一般约有5%-10%的误差也大概就是4.5nm至9nm。
这些介层孔以硅来填充并以合适的沉积技术或在位成长技术来形成硅栓塞121。在该结构顶部位形成一牺牲层118，较佳地以氮化硅或类似材料来形成。该牺牲层材料是特别的选自对该等材料及该介电填充材料选择性刻蚀能力。图4b至图4h着重于单一存储元件并清楚地绘示该工艺步骤。可理解
的是这些步骤对于在该阵列中所有的元件执行相同作用。
一开始请参见图4b，回刻蚀该硅栓塞121，留下一凹部128延伸至，像是在该介层孔约一半位置，或者是一般来说会更深，至足以支持下述工艺的一深度。在此步骤可以使用任何较佳地移除硅而不移除氮化硅或该介电填充材料的刻蚀化学方法。接着进行硅栓塞工艺以形成一二极管，如图4c所绘示，通过该离子杂质的注入来形成一N-层106及一P+层108。该二极管在厚度上可为200nm位于该导线上方。通过一硅化物工艺来形成该导电覆盖层IIO，且可为约20nm厚。在本发明所使用的该厚度尺寸是指图4b的垂直方向，由该导电层至该存储单元的上方边缘，反之亦然。
在本工艺另一实施例，该二极管是借着沉积合适的掺杂多晶硅层在一连续层形成该N-层及P+层。举例来说，在一工艺中，使用一化学气相沉积工艺来沉积一第一掺杂多晶硅层，接着通过一回刻蚀工艺来刻蚀至该介层孔内一选定的深度，接着使用一化学气相沉积工艺来沉积一第二掺杂多晶硅层。再通过一回刻蚀工艺来刻蚀至该介层孔内一第二深度。
接下来，靠着下切工艺位于该牺牲层下方的该介电填充材料来挖大该凹部12S，如图4d所示，像是使用稀释的氢氟酸溶液慢慢地移除该介电填充材料的二氧化硅，而留下氮化硅牺牲层118。在此操作中是使用一等向刻蚀剂较佳地刻蚀该介电填充材料的氧化物，由该氮化硅层的边缘回切可得该凹部的该侧壁119。请参见本案申请人所申请的美国专利申请案第11/855,979 号专禾'J "Phase Change Memory Cell in Vai Array withSelf-Aligned, Self-Converged Bottom Electrode and method forManufacturing"，申请日2007年9月14日。
该下切(undercutting)工艺是于该起始部位以形成一 『主洞』(keyhole)结构，请参见图4e。该结构是由一填充材料124 (像是非晶硅或其它材料)的化学气相沉积造成，在该上开口及该下开口区间的侧壁上以实质相同的速率使用可成长该硅层的一工艺，而产生一空孔(void) 123，在内部被填充之前该开口顶部关闭时。被选来作为刻蚀化学以及在高比例介层孔内具有成长固定层能力的其它材料亦可用做该填充材料124。依据所使用的材料和沉积位置，像是原子层沉积、物理气相沉积、低压化学气相沉积
16(LPCVD)或高密度等离子体化学气相沉积(HDPCVD)工艺亦可以用来沉积该填充材料124。
该填充沉积步骤在该填充材料124内产生一自动对准空孔123。该空孔123的侧面尺寸或宽度主要是由该牺牲层118的突出尺寸以及在该下开口和上开口区间内沉积率的变异所控制，并不受到形成该开口的光刻工艺影响。
该空孔123加速该多余的硅层后续的刻蚀以形成氮化硅间隔物112，如图4f所示。一非等向性刻蚀工艺较佳地刻蚀硅至完全地移除该多余的硅层，而留下该间隔物112。该空孔123允许穿透渗入该硅层中间，以产生该间隔物112而不是一般传统刻蚀工艺中所形成的阶层结构。形成该空孔123的工艺会产生被该间隔物112所定义的开口的自我置中及自动对准。必须注意的是在本发明工艺中导致在该空孔123的位置上会有较小的变异程度是源自于该工艺自动对准的本质。这也可以发现在存储单元与存储单元之间，对于该空孔123宽度在位置上变异小于该介层孔120宽度的变异。
图4g绘示一实施例是存储材料114、及该顶电极116的沉积以形成存储元件115，而该顶电极116是填充该存储材料114的一凹部。而图3是绘示该顶电极116的另外一种配置方式。必须注意的是比起该导电覆盖层110及该顶电极116的大小，该间隔物112在该存储材料114的底部提供一相对地较小的接触区域。在尺寸上的差异使得集中电流在位于间隔物间该存储材料的该部位，而其交替地增加该材料的相变化或电阻变化。在沉积工艺上可使用传统的化学气相沉积或物理气相沉积步骤。在沉积工艺之后接下来使用一化学机械抛光法，来平面化该存储材料114，如图3所示。如图3所示，在平面化该存储材料之后，沉积一顶电极材料及一位线材料并图案化以形成位线。替代地，例如当使用物理气相沉积来沉积该存储材料114，会形成一酒杯型存储元件，如图4g所示。接着，形成该顶电极116，填充在该酒杯型存储材料的凹部。平面化该所得结构的该上表面。在所述的实施例中该顶电极材料是氮化钛，而其它实施例亦可使用其它类似材料，像是氮化钽。替代地，该顶电极层可为氮化钛铝或氮化钽铝，或其可包含一种或更多材料是选自于钛、钨、钼、铝、钽、铜、销、铱、
镧、镍、钌及其合金。最后，在图4h，通过沉积及图案化步骤来形成位线126以提供该结构
顶部的一系列连结，并垂直于该字线。形成该位线可以采用各种可用于该
电路的金属材料，像是铜或铝。 一类似位线结构如图3所示。
该工艺最后一步骤的一替代实施例，如图5所示。本工艺是由上述沉 积该存储材料114之后的工艺所分出。而不是形成一分离的顶电极，而实 施一化学机械抛光平坦化至该元件的该顶表面且较佳地实施一刻蚀步骤 以回刻蚀在该介层孔上部位的该存储材料。接着，在该存储单元的顶部位 沉积该位线126。在该沉积步骤时，该位线与该存储材料直接接触并具有 一突出226延伸至在回刻蚀之后剩下的该顶表面上的任何凹部。
本发明已参照特定示范实施例来加以描述。所做各种的修饰、替代、 及改变均不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式 亦落在本发明于随附权利要求范围及其均等物所界定的范畴之中。
上述中涵盖的任何及所有专利、专利申请及纸本文件均引用作为参考 文献。
权利要求
1、一种存储阵列，其特征在于，包含一结构包含介电填充材料并在其一较低部位具有导线；多个二极管，在该多个二极管中每一二极管具有一第一导电类型的一第一半导体层，耦接至在该结构中的一对应的导线，一第二导电类型的一第二半导体层，以及该第二半导体层上的一接点表面；介层孔位于该介电填充材料内，并对准及覆盖于该多个二极管中的个别二极管之上；间隔物位于该介层孔的内侧壁并与个别的二极管相接触，每一间隔物在该介层孔的置中定义出一自我置中开口且露出该个别二极管的该接点表面；存储材料位于该自我置中开口内并在该个别二极管的该接点表面上方，该存储材料与该接点表面接触；以及一顶电极与该存储材料相接触。
2、 根据权利要求1所述的存储阵列，其特征在于，该存储材料与该 接点表面接触的部位小于该存储材料与该顶电极接触的部位的剖面面积。
3、 根据权利要求1所述的存储阵列，其特征在于，该二极管厚度为 200腿或更小。
4、 根据权利要求1所述的存储阵列，其特征在于，该第一导电类型 是n型。
5、 根据权利要求1所述的存储阵列，其特征在于，该第一导电类型 是p型。
6、 根据权利要求1所述的存储阵列，其特征在于，该二极管包含一 导电覆盖材料层于该第二半导体层之上，以及该接点表面位于该导电覆盖 材料层。
7、 根据权利要求1所述的存储阵列，其特征在于，该二极管包含一 金属硅化物层位于该第二半导体层之上，以及该接点表面位于该金属硅化 物层。
8、 根据权利要求1所述的存储阵列，其特征在于，该自我置中开口在宽度上的变化率小于该多个介层孔在宽度上的变化率。
9、 一种用来制造一存储阵列的方法，其特征在于，该方法包含 提供一结构包含介电填充材料并在其一较低部位具有导线； 形成多个二极管，在该多个二极管中每一二极管具有一第一导电类型的一第一半导体层，耦接至在该结构中一对应的导线， 一第二导电类型的 一第二半导体层，以及该第二半导体层上的一接点表面；形成介层孔位于该介电填充材料内，并对准及覆盖于该多个二极管的个别二极管；形成间隔物位于该介层孔的内侧壁并与个别的二极管相接触，每一间 隔物在该介层孔的置中定义出一自我置中开口且露出该个别二极管的该 接点表面；沉积存储材料位于该自我置中开口内并在该个别二极管的该接点表 面上方，该存储材料与该接点表面接触；以及 形成一顶电极与该存储材料相接触。
10、 根据权利要求9所述的方法，其特征在于，该形成该多个二极管 于该自动对准介层孔内包含在该介电填充材料内形成开口，并露出在该结构中对应的导线； 以半导体材料部分地填充该开口，留下该自动对准介层孔；注入掺杂物于该半导体材料内以定义一第一导电类型的一第一层以 及一第二导电类型的一第二层。形成多个导电覆盖于该半导体材料之上，而该接点表面是位在该导电 覆盖。
11、 根据权利要求10所述的方法，其特征在于，该部分地填充步骤 包含沉积半导体材料于该开口之内，并回刻蚀所沉积的硅。
12、 根据权利要求9所述的方法，其特征在于，该形成该多个二极管于该自动对准介层孔内包含在该介电填充材料内形成开口，并露出在该结构中对应的导线； 沉积一第一半导体材料层于具有一第一导电类型的该开口，回刻蚀该 第一半导体材料层于该开口内，沉积一第二半导体材料层于具有一第二导 电类型的该开口，回刻蚀该第二半导体材料层于该开口内；形成多个导电覆盖于该第二半导体材料层之上，而该接点表面是位在 该导电覆盖。
13、 根据权利要求10或12所述的方法，其特征在于，该导电覆盖包 含金属硅化物层。
14、 根据权利要求9所述的方法，其特征在于，该形成多个间隔物包 含提供一牺牲层于该介电填充材料之上；以及在形成该二极管之后选择性 刻蚀该介电填充材料以形成由该牺牲层至该开口的突出；以一填充材料填 充该开口当形成该开口内形成置中空孔时；非等向刻蚀该填充材料以形成 该间隔物。
15、 根据权利要求9所述的方法，其特征在于，该沉积存储材料包含 填充该自我置中开口，以及形成存储材料侧壁层在该介层孔的顶部位；沉积顶电极材料于该存储材料上并填充该介层孔的剩余部位； 由该介层孔外侧区域移除该存储材料及该顶电极材料并提供一平面 表面；形成位线并在该平面表面与该顶电极接触。
16、 根据权利要求9所述的方法，其特征在于，该沉积存储材料包含 填充该自我置中开口且至少部分地填充该介层孔的顶部位； 回刻蚀该存储材料以在该介层孔内留下凹部；沉积顶电极材料在该凹部内的该存储材料之上并填充该介层孔的剩 余部位；由该介层孔外侧区域移除该顶电极材料并提供一平面表面； 形成位线并在该平面表面与该顶电极接触。
全文摘要
本发明公开了一种具有二极管驱动器的存储阵列及其制造方法。该制造方法是由一结构开始，一般包含介电填充材料，并具有导线形成在其较低的部位上，以及一牺牲层形成于其上表面之上。在该填充材料中形成二极管，每一二极管具有与该导线相同导电类型的一轻掺杂第一材料层；一相反导电类型的一重掺杂第二材料层；以及一导电覆盖层。在该二极管上形成自动对准介层孔。在该自动对准介层孔内的自动对准及自我置中间隔物定义孔洞且露出该导电覆盖层。沉积存储材料至该孔洞，使该存储材料与该导电覆盖层相接触。在该存储材料的上部位形成一顶电极。
文档编号H01L45/00GK101685826SQ200910130299
公开日2010年3月31日 申请日期2009年3月31日 优先权日2008年3月31日
发明者明 杨, 毕平·拉詹德南, 汤玛斯D·汉普, 龙翔澜 申请人:旺宏电子股份有限公司;国际商用机器公司;奇梦达股份公司