高耐压半导体集成电路装置、电介质分离型半导体装置的制作方法

专利名称：高耐压半导体集成电路装置、电介质分离型半导体装置的制作方法
技术领域：
本发明涉及利用SOI (Silicon On Insulator或Semiconductor On Insulator )基板并且通过沟槽(trench)进行元件间分离的半导体集成电 路装置，尤其涉及用于智能功率器件(intelligent power device)的半导体 集成电路装置，还涉及为了元件间绝缘利用电介质分离方式的半导体装置 及其制造方法。
背景技术：
在绝缘膜上形成半导体层的SOI基板上、形成晶体管和电阻等元件的 半导体集成电路装置，通过寄生电容的降低可实现iis数量级以下高速的开 关动作和100V以上的高耐压化，从而具有不产生锁定(latch)等的高可 靠性。关于SOI基板在专利文献l中有记载，并且对沟槽型的元件分离结 构也进行了详细叙述。
图2表示专利文献1公开的沟槽型元件分离结构。图2中符号1表示 硅支撑基板，2为埋入氧化膜，3为元件区域，4为埋入多晶硅膜，5、 6 为侧面氧化膜，7为沟槽，8为埋入n+区域，并且采用沟槽7将元件区域 分离的结构。另外，在侧面氧化膜5之间配置有埋入多晶硅膜4。
另外，已提出了下述方案在电动机控制用的半导体装置中，通过硅 氧化膜等电介质材料包围各个元件并且通过高电压使元件间及元件和基 板之间绝缘分离，从而将高耐压元件、大电流输出电路及中耐压、低耐压 的逻辑电路集成化的电介质分离型半导体装置的方案。专利文献2中公开 了这样的半导体装置的示例。
图19表示利用单片变换器(一y^—夕，inverter)的电介质分离型 半导体装置的电动机驱动系统。由粗线框围住的部分是同一晶片(wafer) 内所集成化的单片变换器的电介质分离型半导体装置。该半导体装置具 备驱动负荷电动机的IGBT、将对该IGBT的开关动作进行控制的上下MOS晶体管作为基板构成的驱动电路、产生PWM控制信号的电路、将它
们分配给各相的电路等。并且，还具备具有与控制系统全体的数字控制 IC之间的接口的未图示的控制逻辑电路、未图示的各种保护电路等。
在此，图20表示专利文献2所示的能够在图19的系统中使用的高耐 压IGBT的剖视图。图20 (a)中，具有形成IGBT的各功能区域的低杂 质浓度区域610，其中形成有n+型高杂质浓度的发射极区域601、栅极电 极602、 p+型高杂质浓度的集电极区域603、包围集电极区域603的n型 杂质浓度区域630、形成沟道的p型杂质区域620等功能区域。另外，605 为硅支撑基板，606为第一氧化膜，705为第二氧化膜，704为多晶硅，640 为n+型高杂质浓度区域。通过氧化膜606、 705电介质分离形成有上述 IGBT的低杂质浓度的n—半导体区域610。图20 (b)是IGBT的集电极 和发射极之间施加电压形成截止状态时的图。
在专利文献l中，对沟槽7形成后在基板表面形成的氧化膜几乎没有 描述。根据基板表面上形成的氧化膜的形状，通过沟槽上部所形成的多晶 硅布线的电位的影响，可使沟槽内部形成的氧化膜上施加的电压受到变 动。实际上，在对形成在表面的氧化膜上的多晶硅布线、元件区域上的电 极赋予电位的情况下，产生对沟槽的两端所形成的侧面氧化膜5、 6不能 施加均等的电压的问题。
关于这一点，在具体例中进行说明。在氧化膜的绝缘耐压为300V时， 如果对沟槽两端的侧面氧化膜5、 6施加均等的电压，则绝缘耐压合计为 600V。但是在对侧面氧化膜5施加比侧面氧化膜6多10%的电压时，由 于在对侧面氧化膜5施加300V、对侧面氧化膜6施加270V这样不均等的 电压时，元件产生绝缘破坏，从而元件整体的绝缘耐压从600V降低至 570V。
另外，在专利文献2公开的现有结构(图20)的情况下，由于低杂质 浓度区域610较薄而不形成中性区域，在施加截止电压时使载流子缺乏的 区域即耗尽层在低杂质区域610内扩大，从而介由该耗尽层电容而使发射 极区域601、栅极氧化膜电容、集电极区域603等与支撑基板605之间产 生容性耦合。也就是，在图20所示的现有IGBT中，支撑基板605所产生 的噪声电压(noise voltage)介由第一氧化膜606形成的电容Cqx和元件的耗尽层电容、栅极电容作为图中箭头所示的位移电流并在栅极中传导(参 照图20 (b))。其结果，栅极端子的电位上升，当高于规定电压(将其 称为"阈电压")时，不能维持截止状态而切换为以低阻抗流动电流的导 通状态，从而使半导体装置误动作。为了避免该误动作，需要采用没有上
述容性耦合的元件结构。也就是，让低杂质浓度区域610的厚度充分增大 而即使耗尽层延伸也不与氧化膜606接触，只要残留电中性区域即可。
但是，此时，在使低杂质浓度区域610增厚的同时，为了与横方向区 域的电介质分离而需要形成窄而深的分离槽。这是因为为了縮小横方向的 元件分离区域且减小芯片的面积必须有窄的分离槽。于是，为了进行元件 分离需要氧化膜。对该元件分离用的氧化膜而言，可考虑CVD (Chemical Vapor Deposition)法所制成的氧化膜和热氧化法所制成的氧化膜这两种可 选择的形成法。
但是，利用CVD法在深的沟槽中形成均一的氧化膜是非常困难的。 另外，通过在可利用热氧化法形成均一氧化膜的反面氧化膜形成时所产生 的体积膨胀而对硅侧施加较大的压縮应力，从而根据该氧化应力形成移位 (低杂质浓度区域610中偏移部分)，并且在该偏移部分上杂质易于积蓄， 由此产生成为漏电流产生的原因等的重大问题。如果不解决该问题则半导 体装置不能发挥功能。
专利文献h日本专利公开平5—259266号公报(图2 (e)、图6 (d)
的记载)；
专利文献2:日本专利公开平5 — 136436号公报。

发明内容
本发明，其目的在于提供用于对在沟槽内的两端形成的侧面氧化膜施 加均等的电压的结构的集成电路装置。
另外，本发明的其他的目的在于提供能够防止作为绝缘层的氧化膜的 氧化应力所产生的移位并且实现微细且较深的元件分离区域的可靠性高 的电介质分离型半导体装置及其制造方法。
本发明的半导体集成电路具备在元件形成区域下具有第一绝缘膜的 基板、以到达上述第一绝缘膜的方式在上述元件区域形成的硅的沟槽、在
6上述沟槽的侧壁形成的第二绝缘膜、在埋入上述沟槽的多晶硅上形成的第 三绝缘膜，通过将第三绝缘膜的膜厚除以第一绝缘膜的膜厚所得到之值设 定在规定的范围内，可对沟槽内的两端形成的氧化绝缘膜施加均等的电压。
另外，为了解决上述另一个问题，本发明相关的电介质分离型半导体 装置，适用在单晶硅支撑基板上隔着氧化膜作成单晶硅的基板(以下，将
该构造基板称为SOI)，其中，元件活性层是比由施加到元件的最高的电
压所形成的耗尽层的扩展要深的结构，具备以包围该元件活性层的方式形
成的元件分离区域。该元件分离区域中，具有到达上述SOI基板的绝缘膜 的深槽，通过填充在两面的侧壁所形成的n型高杂质浓度层、与该n型高 杂质浓度层邻接并配置在上述深槽中的第二绝缘膜、和在该第二绝缘膜之 间形成的多晶半导体层来构成该深槽。
另外，本发明中，作为优选，在SOI结构的基板上设置的元件形成区 域由多晶硅/氧化膜/n+高浓度层构成，分别由n层/2n层/n+l层所构成的闭 环结构的元件分离区域围住。
也就是，本发明相关的电介质分离型半导体装置，其特征在于，具备 半导体基板、在该半导体基板的一方之面上形成的第一绝缘膜、和在该第 一绝缘膜上形成的低杂质浓度的半导体层，上述低杂质浓度的半导体层比 由施加到元件的最高的电压所形成的耗尽层的扩展要深，并且具有形成了 中性区域的厚度。因而，在上述低杂质浓度的半导体层上设置有形成半导 体元件的区域和以围住该元件形成区域的方式形成的元件分离区域，在该 元件分离区域中，形成了到达上述第一绝缘膜的平面状的闭环结构的深 槽，并且在上述深槽的两面的侧壁形成n型高杂质浓度层，第二绝缘膜以 与该n型杂质浓度层邻接的方式配置在上述深槽中。并且在形成了上述第 二绝缘膜的上述深槽的侧壁之间填充有多晶半导体层。
另外，将上述元件分离区域设置为n层，并且各元件形成区域具备 多晶半导体层、与该多晶半导体层的两面邻接的第二绝缘膜、和与该第二 绝缘膜的另一面邻接的n+型高浓度杂质层。将各个邻接层采用为由n层、 2n层、n+l层的闭环结构构成的电介质分离结构。
还有，也可以在上述第一绝缘膜和上述低杂质浓度的半导体层之间形成高杂质浓度层。另外，也可以将上述电介质分离型半导体装置适用于预驱动器ic及 单片变换器。本发明相关的电介质分离型半导体装置的制造方法，具备在硅支撑 基板上准备层叠有第一硅氧化膜及硅层的SOI基板的工序；形成从上述硅 层的主表面到达硅氧化膜的大致垂直的分离槽的工序；在上述分离槽的侧 面高浓度地掺杂n型杂质元素的工序；在上述分离槽中埋入热氧化膜和多 晶硅的工序；通过选择氧化形成使元件活性层分离的具有至少两种以上的 膜厚的区域氧化膜(field oxide film， 7 —^卜"酸化膜)的工序。在此， 将上述硅层形成得比由施加到元件的.最高的电压所形成的耗尽层的扩展 要深，并且具有形成中性区域的厚度，另外，也可以在形成上述分离槽的工序中形成多个分离槽，在上述用 于掺杂的工序中对上述多个分离槽的各个侧面高浓度地掺杂n型杂质元 素，在上述用于埋入的工序中，在上述多个分离槽中埋入热氧化膜和多晶 硅。并且，在准备上述SOI基板的工序中，提供一种在上述第一硅氧化膜 和上述硅层之间形成有n型杂质浓度层的SOI基板。并且，本发明的特征可通过以下用于实施本发明的优选方式及附图而本发明的半导体集成电路装置，对沟槽内两端形成的侧面绝缘膜施加 均一的电压，从而提高绝缘耐压，为此，能够提供可靠性高的高耐压的集 成电路装置。另外，根据本发明，能够防止作为绝缘层的氧化膜的氧化应力所引起 的移位，能够实现细微且较深的元件分离区域，从而提供一种可靠性高的 电介质分离型半导体装置。


图1是第一实施方式的半导体集成电路装置的剖视图。图2是现有技术的半导体集成电路装置的剖视图。图3是第一实施方式的半导体集成电路装置的俯视图。图4是表示第一实施方式的半导体集成电路装置的绝缘耐压的测量结 果的图。图5是第一实施方式的半导体集成电路装置的制造工序的说明图。图6是第一实施方式的半导体集成电路装置的制造工序的说明图。 图7是第一实施方式的半导体集成电路装置的制造工序的说明图。 图8是第二实施方式的半导体集成电路装置的剖视图。 图9是第二实施方式的半导体集成电路的绝缘耐压和沟槽条数的关系 的说明图。图10是第三实施方式的半导体集成电路装置的绝缘耐压和氧化膜的膜厚之比的关系的说明图。图11是第四实施方式的半导体集成电路装置的剖视图。图12是表示第四实施方式的半导体集成电路装置的绝缘耐压的测量结果的图。图13是第五实施方式的半导体集成电路装置的剖视图。 图14是表面的凹凸和短路率的结果的说明图。图15是表示第五实施方式的半导体集成电路装置的制造方法中深腐蚀(etchback)后的截面。图16是第六实施方式的半导体集成电路装置的剖视图。图17是第六实施方式的半导体集成电路装置的制造法的说明图。图18是第六实施方式的半导体集成电路装置的制造法的说明图。图19是表示现有技术的适用单片变换器的电动机驱动系统的框体。图20是表示现有技术的电介质分离型半导体装置的剖视图。图21是表示本发明的第七实施方式相关的电介质分离型半导体装置的剖视图。图22是表示本发明的第七实施方式相关的电介质分离型半导体装置 的俯视图。图23是表示本发明的n—型元件活性层的厚度和元件额定电压的关 系的图。图24是表示本发明的第八实施方式相关的电介质分离型半导体装置 的剖视图。9图25是表示本发明的第八实施方式相关的电介质分离型半导体装置的俯视图。图26是表示本发明的第八实施方式相关的电介质分离型半导体装置 的制造方法的图。图27是表示本发明的第九实施方式相关的电介质分离型半导体装置 的剖视图。图28是表示本发明的第九实施方式相关的电介质分离型半导体装置 的制造方法的图。图29是表示本发明的第十实施方式相关的电介质分离型半导体装置 的剖视图。图30是表示应用本发明的电介质分离型半导体装置的大容量的电动 机驱动系统的框图。图31是将本发明的电介质分离型半导体装置应用在交换机加入者电 路系统中的框图。图32是将本发明的电介质分离型半导体装置应用到PDP中的系统框图。图中1、 101—硅支撑基板，2、 102—埋入氧化膜，3、 103、 103a、 103b、 501、 502 —元件区域，4、 104 —埋入多晶硅膜，5、 6、 105 —侧面 氧化膜，7、 107—沟槽，8 —埋入n+区域，106 —表面氧化膜，108—n+掺 杂区域，109—p掺杂区域，IIO —埋入n+掺杂区域，111—侧面n+掺杂区 域，112、 403 —多晶硅布线，113—p+掺杂区域，114一沟槽1边，115 — 光致抗蚀剂，301 —由CVD法形成的氧化膜，401、 402 —凹凸部，503_ 厚表面氧化膜，504 —所形成的表面氧化膜，505 —硅氮化物膜，601 _n+ 型发射极，602 —栅极电极，603—p+型集电极，605 —硅支撑基板，606 — 第一硅氧化膜，607 —分离沟槽，610—n—低杂质浓度元件活性层，700 — 元件形成区域，800 —元件分离区域，704 —多晶硅层，705 —第二硅氧化 膜，710—n+高杂质浓度层，651 —厚氧化膜，652 —薄氧化膜，611—n+源 极，631—n+漏极区域，911一n型低浓度漏极区域，641—p型阱区域，612 一p+型源极区域，632—p+型漏极区域，922—p型低浓度漏极区域。
具体实施方式
本发明的半导体集成电路装置，为了向形成在沟槽侧面的两端的氧化 膜均等地施加电压，通过以在沟槽底面、侧面、上面进行热氧化形成的氧 化膜厚的半导体集成电路装置的规定方法进行最佳化来实现。以下，采用 附图详细地说明。第一实施方式以下，参照附图对本发明的实施方式进行说明。图l表示本实施方式的半导体集成电路装置的剖视图。图1中符号101表示硅支撑基板、102 为埋入氧化膜、103为元件区域、104为埋入多晶硅膜、105为侧面氧化膜、 106为表面氧化膜、107为沟槽、108为n+掺杂(dope)区域、109为p掺 杂区域、110为埋入n+掺杂区域、111为侧面n+掺杂区域、112为多晶硅 布线、113为p+掺杂区域。另外，图3表示本实施方式的半导体集成电路 装置的俯视图。邻接形成有两个元件形成区域103a、 103b。将多晶硅布线 112以跨过沟槽107的方式形成。图3中符号114表示沟槽1边。本实施 方式中，采用结构为通过对埋入沟槽的埋入多晶硅膜104表面进行热氧 化处理，而使沟槽107上面较厚地形成表面氧化膜106，从而对沟槽内两 端所形成的侧面氧化膜105施加均一的电压。在使沟槽的表面氧化膜106的膜厚和埋入氧化膜102的膜厚从O.lpm 至3pm为止进行变化的状态下，测量绝缘耐压。该结果表示在图4中。 当沟槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚所得到之值为 0.25以上时，绝缘耐压为600V以上。其结果为，在沟槽1边114的长度 为200|am 2000(Lim且沟槽深度为50^im 10(Him的范围内，绝缘耐压对 长度及深度没有依赖性。还有，在沟槽深度为50pm以下时，不依赖于沟 槽的表面氧化膜106的膜厚、埋入氧化膜102的膜厚，绝缘耐压大幅度地 下降。根据该结果，可清楚当沟槽的表面氧化膜106的膜厚除以埋入氧化 膜102的膜厚所得到之值为0.25以上时，可提高绝缘耐压。在此，针对沟槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚 所得到之值为O.l、 0.2的情况和0.5、 0.7的情况，通过晶片的截面观察， 对绝缘破坏位置进行研究。为了研究其分布，准备了大致100片的相同晶 片。其结果，在沟槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚所得到之值为O.l、 0.2的情况下，任何晶片均只从沟槽107内所形成的两 端的侧面氧化膜105的一方检测出破坏位置。另一方面，在沟槽的表面氧 化膜106的膜厚除以埋入氧化膜102的膜厚所得到之值为0.5的情况下， 各个晶片均从沟槽107内所形成的两端的侧面氧化膜105的任何一方检测 出破坏位置。根据绝缘破坏位置的观察，可推测出在沟槽的表面氧化膜106的膜 厚除以埋入氧化膜102的膜厚所得到之值为0.25以下时，只对一方的氧化 膜施加电压，在沟槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚 所得到之值为0.25以上时，对形成在沟槽107的两端的侧面氧化膜105 施加有均等的电压。根据以上结果，因为当表面氧化膜106的膜厚除以埋入氧化膜102的 膜厚所得到之值超过0.25时能够对沟槽侧壁上形成的两端的侧面氧化膜 105施加均等的电压，所以可推测获得了高耐压的半导体集成电路装置。图5 图7表示本实施方式的电介质分离基板的制造方法。图5中(a) 为沟槽加工工序、(b)为槽内氧化工序、(c)为多晶硅埋入工序，图6 中(d)为分离研磨工序、(e)为对包括沟槽上部的分离区域之外的表面 氧化膜进行去除的工序、(f)为表面氧化工序、图7的(g)为元件活性 区域制作工序。图5中符号115为光致抗蚀剂。准备在埋入氧化膜102上具有埋入n+掺杂区域110的SOI基板。利 用砷或锑形成该埋入n+掺杂区域110。接着，如图5 (a)所示，以光致抗 蚀剂115为掩模进行干蚀刻，以到达埋入氧化膜102的深度形成沟槽107。 形成沟槽107后，如图5 (b)所示，在沟槽107侧壁上蓄存(depot)锑 或磷而形成侧面n+掺杂区域111后，对基板全体进行氧化处理。该工序中 在沟槽107内也形成侧面氧化膜105。然后，如图5 (c)所示，在包括沟 槽107的基板表面形成由多晶硅构成的埋入多晶硅膜104。接着，如图6 (d)所示，对基板表面全体进行机械研磨，仅在沟槽107内残留埋入多 晶硅膜104。机械研磨后，如图6 (e)所示，通过蚀刻将包括沟槽上部的 分离区域以外的侧面氧化膜105除去。接着，如图6 (f)所示，利用使用 硅氮化物(U - >于 < 卜，4卜")膜的通常的局部氧化法在包括沟槽上 部的分离区域形成表面氧化膜106。并且，如图7 (g)所示，在元件区域上的一部分中注入(implant, 4 > 7'，)硼或磷，形成n+掺杂区域108、 p掺杂区域109、 p+掺杂区域113等的元件活性区域。还有，本实施方式中，沟槽形成时作为蚀刻掩模使用了光致抗蚀剂， 但并非限定于此，也可以例如将层叠了氧化硅层或氮化硅层或氧化硅及氮化硅层的层叠层使用为蚀刻掩模。并且，埋入层例如也可以使用非晶质硅 膜等，并不需要由埋入多晶硅膜104形成。第二实施方式图8表示本实施方式的半导体集成电路装置的剖视图。本实施方式中， 在分离区域内形成多条沟槽107。图8中，例示了由两条沟槽包围的情况。 通常，虽然按照以一条沟槽可获得额定绝缘耐压的方式进行设计，但如果 将沟槽107设置为多条，则能够大幅度地降低相对于处理工序中沟槽107 内部所产生的不良情况的不良率。图9表示沟槽条数改变时的不良率的变化。不良率是在测量不同的集 成电路装置的2000个绝缘耐压时，以平均值为基准、绝缘耐压降低30% 以上的测量个数之比率。根据该结果，可知在如本实施方式的半导体集成 电路装置那样将沟槽设为多条时，能够降低绝缘耐压的不良率。第三实施方式本实施方式的半导体集成电路装置，将沟槽内形成的侧面氧化膜105 的膜厚变薄。如果将侧面氧化膜105的膜厚变薄，则能够降低侧面氧化膜 形成时在氧化硅和硅界面上产生的应力，从而降低缺陷所引起的不良率。图10表示绝缘耐压不良率和埋入氧化膜102的膜厚除以沟槽内侧面 氧化膜105的膜厚所得到之值的关系。不良率是在测量不同的集成电路装 置1000个绝缘耐压时，以平均值为基准、绝缘耐压降低30%以上的测量 点数之比率。根据该结果，可知在埋入氧化膜102的膜厚除以侧面氧化膜 105的膜厚所得到之值为4以上时，能够降低不良率。对不良率较大的情况研究绝缘耐压不良的原因，可知其由元件区域 103内产生的缺陷引起。根据该结果，可推测在埋入氧化膜102的膜厚除 以侧面氧化膜105的膜厚所得到之值为较小时，产生缺陷，从而成为绝缘 耐压不良增加的原因。根据以上的结果，本实施方式的半导体集成电路装置中，使埋入氧化膜102的膜厚除以沟槽内侧面氧化膜105的膜厚所得到之值为4以上，从 而能够制作可靠性高的半导体集成电路装置。第四实施方式图11表示本实施方式的半导体集成电路装置的剖视图。图11中，符 号301为利用CVD法制成的氧化膜。本实施方式的结构，其特征在于通 过对沟槽表面上形成的表面氧化膜106和利用CVD法所形成的氧化膜301 进行组合，并且通过使沟槽表面上形成的氧化膜的膜厚增厚，从而可对形 成在沟槽内两端的侧面氧化膜105施加均一的电压。根据该方法，能够使表面氧化膜106的膜厚变薄，并且能够降低在表 面氧化膜106形成时在氧化硅和硅界面所产生的应力，从而能够降低缺陷 引起的不良率。图12表示沟槽的表面氧化膜106的膜厚和绝缘耐压的结果。在沟槽 的表面氧化膜106的膜厚和由CVD法形成的氧化膜301的膜厚之和除以 埋入氧化膜102的膜厚所得到之值为0.25以上时，绝缘耐压为600V以上。 根据该结果，可知在沟槽表面氧化膜的膜厚和CVD氧化膜的膜厚之和除 以埋入氧化膜的膜厚所得到之值为0.25以上时，可提高绝缘耐压。在此，与第一实施方式同样，针对沟槽的表面氧化膜106的膜厚和利 用CVD法所形成的氧化膜301的膜厚之和除以埋入氧化膜102的膜厚所 得到之值为O.l、 0.2的情况和0.5、 0.7的情况，通过晶片的截面观察，对 绝缘破坏位置进行研究。为了研究其分布，准备了大致IOO枚同种类晶片。 其结果，在沟槽的表面氧化膜106的膜厚和利用CVD法所形成的氧化膜 301的膜厚之和除以埋入氧化膜102的膜厚所得到之值为0.1、 0.2的情况 下，任何晶片均只从沟槽107内形成的两端的侧面氧化膜105的一方检测 出破坏位置。另一方面，在沟槽的表面氧化膜106的膜厚和利用CVD法 所形成的氧化膜301的膜厚之和除以埋入氧化膜102的膜厚所得到之值为 0.5、 0.7的情况下，各个晶片均从沟槽107内所形成的两端的侧面氧化膜 105的任何一方检测出绝缘破坏位置。根据绝缘破坏位置的观察，可推测出在沟槽的表面氧化膜106的膜 厚和利用CVD法所形成的氧化膜301的膜厚之和除以埋入氧化膜102的 膜厚所得到之值为O.l、 0.2时，只对一方的氧化膜施加电压，在沟槽的表面氧化膜106的膜厚和利用CVD法所形成的氧化膜301的膜厚之和除以 埋入氧化膜102的膜厚所得到之值为0.3、 0.4时，对形成在沟槽两端的侧 面氧化膜105施加有均等的电压。根据以上结果，通过沟槽的表面氧化膜106和利用CVD法所形成的 氧化膜301的膜厚之和除以埋入氧化膜102的膜厚所得到之值为0.25以 上，可获得高耐压的半导体集成电路装置。第五实施方式图13表示本实施方式的半导体集成电路装置的剖视图。图13中，符 号402是埋入沟槽的多晶硅上的表面氧化膜106的凹凸部。本实施方式的 结构，其特征在于，减小沟槽埋入多晶硅上的表面氧化膜106的凹凸，从 而可降低凹凸部402所产生的布线的断线比率。图14表示表面的凹凸和短路率的关系。图14中，横轴的"表面氧化 膜上形成的凹凸"为凹凸部402的高度，纵轴的"短路率"为表面氧化膜 106上布线的多晶硅布线112的断线率(断线的多晶硅布线数/所研究的多 晶硅布线数)。根据图14，可知在图13所示的凹凸部402的高度为0.2jim 以下时，可将短路率降低为0.02%以下。还有，本实施方式中，如图14 所示，凹凸部402的高度，当凸部为一个时意味着凸部顶端和两肋(侧) 的凹部(或平坦部)之间的段差较大之值，当凸部为多个时就为从突出到 最上方的凸部与最凹陷的凹部在高度方向的距离。图15表示基于各向异性干蚀刻法的深腐蚀工序后的剖视图。图15中 符号401表示深腐蚀工序后形成的凹凸部。将深腐蚀工序插入在图6所示 的(d)的分离研磨工序和(e)的对包括沟槽上部的分离区域以外的表面 氧化膜进行除去的工序之间，仅对沟槽内表面的埋入多晶硅膜104进行深 腐蚀。第六实施方式本实施方式中，对具有表面氧化膜的膜厚不同的元件区域的集成电路 装置进行研究。图16表示本实施方式的半导体集成电路装置的剖视图。 图16中，省略n+掺杂区域108、 p掺杂区域109、多晶硅布线112、 p+掺 杂区域113。本实施方式中，通过形成表面氧化膜106的膜厚不同的元件 区域，能够在所限定的元件区域中使需要600V以上的高压的半导体元件和以低电压进行驱动的半导体元件共存。
本实施方式的电介质分离基板的制造方法，除表面氧化工序以外实施与第一实施方式相同的工序。图17和图18仅表示本实施方式的电介质分
离基板的制造方法中的表面氧化工序。图17的符号501为形成高压的半导体元件的元件区域，符号502为形成低压的半导体元件的元件区域，符号503为在围住形成高压的半导体元件的区域的沟槽上面所形成的较厚的表面氧化膜，符号504为在围住形成低压的半导体元件的区域的沟槽上面所形成的表面氧化膜，符号505为硅氮化物膜。图17的(fD) (f2)是表面氧化工序中的对包括围住元件区域501的沟槽上面的分离区域迸行氧化的工序，其中元件区域501形成有高压的半导体元件，图18的(fi) (f5)是表面氧化工序中的对包括围住元件区域501的沟槽的分离区域、以及包括围住元件区域502的沟槽上面的分离区域进行氧化的工序，其中元件区域502形成有低压的半导体元件。以下，对本实施方式的表面氧化工序进行详细的说明。
如图17 (fl)所示，在包括围住元件区域501的沟槽107上面的分离区域以外形成有硅氮化物膜505。接着，如图17 (f2)所示，仅在包括围住元件区域501的沟槽207上面的分离区域形成较厚的表面氧化膜503。较厚的表面氧化膜503形成后，如图18 (f3)所示，仅对包括围住元件区域502的沟槽107上面的分离区域，去除硅氮化物膜505。其后，如图18(f4)所示，在包括围住元件区域501的沟槽的分离区域以及包括围住元件区域502的沟槽上面的分离区域形成较厚的表面氧化膜503以及表面氧化膜504，最后，如图18 (f5)所示，除去整个面的硅氮化物膜505。
另外，参照附图(图21 图32)对本发明的其他实施方式进行详细的说明。还有，在用于说明实施方式的所有图和用于说明上述的现有技术的所有图中，原则上对同一或类似的部分赋予同一或类似的符号，并且省略其重复的说明。
首先，对本发明的实施方式的概念简单地进行说明。本实施方式涉及的电介质分离型半导体装置中，半导体特别选择硅作为半导体材料，并且使用对电介质分离有利的SOI (Silicon on Insulator)基板。因而，形成从基板的主表面到达中间硅氧化膜的较深的沟槽(槽)，在利用槽的开口以
16自匹配(自己整合)方式形成侧面n+型高浓度杂质层后，在该沟槽中埋入硅氧化膜和多晶硅等的部材，从而形成电介质分离的结构。然后，为了对形成IGBT、 MOS晶体管、二极管等元件的区域进行定义，通过LOCOS
(local oxidation of silicon)法在规定区域形成较厚的氧化膜。并且，通过增加栅极氧化膜工序、作为栅极电极的多晶硅的成膜和加工、通常的离子注入技术和热处理工序外，形成源极区域、漏极区域、其他的活性区域来实现上述半导体装置。
第七实施方式
图21是表示本发明的第七实施方式涉及的电介质分离型半导体装置的截面结构。图21仅表示使一个元件电介质分离到元件形成区域700的情况，而省略其他元件的形成区域。基板为SOI结构，隔着硅支撑基板605和第一硅氧化膜606层叠有高阻抗(低杂质浓度)的n—型硅活性层610。并且形成从n—型基板610的主表面到达硅氧化膜606的大致垂直的槽(参照图26的槽607)。该槽的平面形状为闭环状从而具有用于使内和外绝缘分离的功能。在电介质分离槽的两侧形成n+型高浓度杂质层710。对分离槽填充以邻接n+型高浓度杂质层710的方式所形成的第二硅氧化膜705、和在由该第二硅氧化膜705夹住的区域中所配置的多晶硅层704来构成元件分离区域800。通过较厚的硅氧化膜651 (不引起绝缘破坏的膜厚)和较薄的氧化膜652构成元件分离区域800的上面区域。
图22是图21所示的剖视图相应的俯视图。该图表示元件形成区域700由n+高浓度杂质层710、硅氧化膜705、多晶硅704围住，并且与周边区域分离的情况。图21是表示沿着虚线BB'的截面的情况。
在图21及图22中，n—型硅活性层610为形成有元件的层，其厚度由元件的额定电压决定。本发明的半导体装置中，虽然将从高耐压规格至低耐压规格的不同规格的半导体元件集成化，但是需要针对该额定电压中最高的额定电压设定n —型硅活性层610的厚度。图23 (a)是表示该额定电压和n—型硅活性层610之间的关系的图。针对各额定电压需要在比直线厚的区域(图表的斜线所示的区域)对硅活性层的厚度进行设定。
根据图23 (a)，例如在最大额定电压600V的情况下，n—型硅活性层610的厚度至少为5(Hxm以上。如果满足该厚度，则如图23 (b)所示那样，即使在元件上施加额定电压时，在n—型硅活性层610中扩大的耗尽层没有到达中间的埋入氧化膜606，从而残留未被耗尽的中性n—型层区域。通过对该中性区域的电位进行固定，可避免与支撑基板605的容性耦合，从而能够消除现有结构中作为问题的来自支撑基板605的噪声传播所产生的元件的误动作的问题。还有，当K设为常数时，耗尽层的深度和额定电压的关系表示为耗尽层"KV (额定电压)。第八实施方式
电介质分离型半导体装置中，期望将氧化膜的厚度尽可能变薄。但是，如果过于薄则元件分离的程度必然降低。于是，第八实施方式中，将分离结构多层化，而使氧化膜的厚度合计在一定以上。
图24是表示本发明的第八实施方式涉及的电介质分离型半导体装置的平面结构的图。另外，图25是表示本发明的第八实施方式相关的电介质分离型半导体装置的截面结构的图。
本实施方式的电介质分离型半导体装置中，其特征在于，以分别围住元件形成区域700的方式形成两层多晶硅层704、与多晶硅层704邻接的四层氧化膜705、以及与氧化膜705邻接的三层n+型高浓度杂质层710，而使在横方向上与外周的区域分离。如本实施方式，通过将横方向的分离形成为多层结构，能够大幅度地降低元件分离耐压的不良率。例如，在元件形成区域为较大面积时，通过制造工序在用于绝缘分离的氧化膜705的周边的一部分上附着有异物，从而使该部分的绝缘性能恶化的情况产生的概率增大。即使在这种情况下，通过采用多层结构，能够避免不可避免的异物问题中的绝缘不良。也就是，即使在第一层存在缺陷也可由第二层实现绝缘分离，从而能够确保半导体装置的可靠性。另外，在氧化膜705的多层结构中，能够将一层中的氧化膜的幅度变薄从而能够降低该氧化膜形成时所产生的应力的影响，这也是本实施方式的显著效果。
另外，本实施方式中，对多晶硅704、氧化膜705、 n+型高浓度杂质层710分别形成为两层、四层、三层的结构进行了示例，但是通过进一步增加所围住的个数，能够使横方向的绝缘分离耐压提高。 一般而言，优选多晶硅704、氧化膜705、 n+型高浓度杂质层710分别以n层、2n层、n+l层构成的结构。根据该结构，由于氧化膜705在侧面必定与n+型高浓度杂质层710接触，所以能够防止氧化应力所产生的移位的扩大。另外，在槽
607和槽607之间(参照图26)形成有n+型高浓度杂质层710，而不在槽中设置n—型硅活性层610，从而将元件分离区域的宽度形成为必要的尺寸，由此能够抑制元件的面积增加。
图26是表示本发明的第八实施方式相关的电介质分离型半导体装置的制造方法的工序剖视图。
首先，在图26 (a)中，准备隔着硅氧化膜606在硅基板605的一方的面上层叠有n—型硅活性层610的SOI基板。
接着，在图26 (b)中，利用CVD法在n—型硅活性层的主表面形成氧化膜621。对CVD氧化膜621，利用通常的加工热抗蚀剂622的技术迸行处理后，利用干蚀刻技术进行加工。接着，以相同的抗蚀剂为掩模，利用产生高密度的等离子体的干蚀刻装置对硅进行加工，但按照成为到达埋入硅氧化膜606的垂直的较深的槽607的形状的方式进行加工。本实施方式中，槽宽度为大致2pm且其深度为20|um以上 80]iim。
另外，图26 (c)在去除用于形成CVD氧化膜621的图案和n—型硅活性层610的较深的槽607所使用的抗蚀剂622后，以该CVD氧化膜621为掩模，仅对在槽607的侧面露出的n—型硅活性层通过气相扩散法扩散锑(Sb)、砷、磷等n型杂质，从而形成n+型高杂质浓度层710。还有，n+型高杂质浓度层710的宽度由气相扩散处理的时间和温度控制。
并且，在图26 (d)中，去除CVD氧化膜621而使硅面露出。然后，通过在氧化性大气气氛下进行热处理，而在露出的硅面上分别在n—型硅活性层610的表面和槽607的侧壁上形成膜厚大致均一的硅氧化膜715、705。在此，由于利用热氧化法形成槽侧面的氧化膜705，所以具有即使槽宽度窄得为2nm以下且深度为80pm也能够在露出的槽607的侧面上以均一膜厚形成氧化膜705的优点。
于是，在图26 (e)中，由于在槽607的侧面形成的氧化膜705之间存在间隙，由此在该间隙中利用CVD法成膜多晶硅704并填充。另一方面，在槽607的宽度较窄的情况下，在由图26 (d)的工序在槽对向的侧面上形成氧化膜的成长过程中，在槽的中心附近对置氧化膜705接触，并且在接触的同时向硅侧面赋予较大的压縮应力，其结果产生移位。为此，
19需要对槽宽度和侧面的氧化量加以注意，如本实施方式所公开的那样，在
图26 (d)的工序中槽607中残留间隙并且利用图26 (e)的工序所示的用多晶硅埋入该间隙的制造方法，是能够避免上述应力问题的优选的方法。
最后，在图26 (f)中，在元件分离区域选择性地形成较厚的热氧化膜，从而结束电介质分离型基板的制作。第九实施方式
图27是表示本发明的第九实施方式相关的电介质分离型半导体装置的截面的图。还有，本实施方式中，表示了高耐压IGBT。
第九实施方式中，与图24及图25所示的电介质分离基板不同的方面在于，在邻接第一氧化膜606所形成的硅活性层610与氧化膜606接触的底面的部分上设置有n+型高杂质浓度层609，并且形成IGBT区域的全体由n+型高浓度杂质层710、 609围住而使IGBT的集电极阻抗降低。通过设置n+型高杂质浓度层609能够减少电位变化。还有，n+型高杂质浓度层609的厚度优选为未达到施加额定电压时产生的耗尽层的程度。另外，n+型高杂质浓度层609虽然以砷(As)为n型杂质元素来进行实施，但也可以为Sb。
图28是表示本发明的第九实施方式相关的电介质分离型半导体装置的制造方法的图。
首先，在图28 (a)中，以n—型硅活性层610和n+型高浓度杂质层609的层叠结构形成了元件形成的硅活性层的SOI结构的基板为起点，并且通过与图26(b)、 (c) 、 (d) 、 (e)相同的制造方法形成用于形成IGBT元件的电介质基板。
接着，在图28 (b)中，重复使用硅氮化物膜的选择氧化法两次，形成较厚的氧化膜区域651和较薄的氧化膜区域652。另外，有时也重复选择氧化法三次来形成三种厚度不同的氧化膜。
另夕卜，在图28 (c)中，在n—型硅活性层610的主表面以50nm 80nm的厚度形成硅氧化膜，从而制成栅极氧化膜。在栅极氧化膜上成膜多晶硅膜，并且利用通常的干蚀刻装置对该多晶硅膜进行图案化，从而形成栅极电极602。并且，在图28 (d)中，针对栅极电极602以自匹配方式分别形成p 型沟道形成区域620、和以夹住栅极电极602的形式在接近元件分离区域 800位置所形成的n型杂质浓度区域630。
然后，在p型沟道形成区域620中针对栅极电极602以自匹配方式(利 用一个确定的模式决定其后的位置关系)形成n+型高杂质浓度的源极层 601 (参照图27)和在n型杂质浓度区域630中形成p+型高浓度的集电极 603，从而形成图25所示的IGBT元件。
本实施方式中，例示了使栅极电极602形成在元件形成区域的中央区 域，且将集电极区域形成在周边的元件分离区域的附近的情况，但是作为 谋求元件大容量化的方法，优选在元件形成区域中重复排列栅极电极、源 极区域、集电极区域。第十实施方式
图29是表示本发明的第十实施方式相关的电介质分离型半导体装置 的截面的图。本实施方式中，具备高耐压IGBT和大致耐压15V的由中耐 压的PMOS晶体管和中耐压的NMOS晶体管构成的CMOS。中耐压的 PMOS晶体管中，漏极由p型低浓度漏极区域922和p+型高浓度漏极632 构成，从而可获得中耐压的截止电压。另外，具有p+型高浓度源极612。 中耐压的NMOS也与PMOS相同，漏极由n型低浓度漏极区域911和n+ 型高浓度漏极631构成，从而可获得中耐压的截止电压。并且，具有n+ 型高浓度源极611。另外，NMOS中，以围住源极611、漏极911的方式 形成p型半导体区域(以后，将其称为p阱)641，从而在其与n—型硅活 性层610之间形成pn结。本实施方式中，中耐压的CMOS在NMOS和 PMOS之间设置有由多晶硅704、氧化膜705、 n+型高杂质浓度层构成的 电介质分离区域，从而是寄生pnpn闸流晶体管(thyristor)结构不存在的 结构。为此，能够完全避免锁定现象，从而实现高可靠性。 〈应用例〉
(1)图30表示本发明的电介质分离型半导体装置适用于大容量的电 动机驱动系统的例子。该电动机驱动系统由驱动大容量电动机的IGBT模 块、对该IGBT模块的开关动作进行控制的上下两个MOS晶体管、和对 该驱动元件进行最优化的控制的电介质分离型半导体装置构成。以使大容量功率进行开关动作，即使在噪声环境恶劣的情况下也可适用本发明的电 介质分离型半导体装置的结果为，决不会产生误动作。
还有，与图19的差别在于，图19的IGBT设置在IC芯片中，与此相 对，图30的IGBT没有设置在IC芯片中。这是因为由于连接的电动机的 容量较大，如果在IC中设置有IGBT，则其不能持有使电流在电动机中流 动的能力。将图19的电介质分离犁半导体装置称为单片变换器IC，将图 30的电介质分离型半导体装置称为预驱动器(predriver) IC。
这样，本发明相关的电介质分离型半导体装置，适用于对电动机的可 变速控制进行直接控制的单片变换器IC、或对用于大功率电动机驱动的功 率器件进行最优化的控制的预驱动器IC。
(2) 图31是表示从电话等有线线路的加入者至电话局的路径的框图。 现在，对电话而言，模拟线路和作为ISDN线路的数字线路的双方混存， 但是利用框图中遥控终端和所示的交换机线卡将来自模拟、数字线路的信 号均变换为数字信号，并通过光纤传送到设置在电话局内的交换机。在此， 交换机线卡用的IC现在采用高耐压部和低耐压部的二芯片结构。另外， 在高耐压部中需要耐压300V以上的MOS晶体管和(或)双极晶体管。 在此，通过适用本发明的高可靠性的使用电介质分离型基板的半导体元 件，能够减小系统，从而也能够抑制成本。另外，可制成耐压300V以上 的器件，从而使交换机线卡用的IC的一芯片化成为可能。
(3) 图32是PDP (Plasma Display Panel)的框图。以围住面板部的 方式配置有面板点灯用的驱动器IC。该驱动器IC划分为通常地址用驱动 器IC和数据驱动器IC这两种。对耐压而言，地址驱动器IC的一方较高、 通常为大致200V。此时，如果IC的高耐压化有进展，则能够改善发光效 率并且实现低损耗的PDP。将本发明的使用高可靠性的电介质分离型基板 的半导体元件作为地址驱动器IC来加以应用，由此可作成耐压200V以上 的器件，并且可实现地址驱动器IC的高耐压化和PDP的低损耗化/低耗电 化。
〈结论〉
实施方式相关的半导体装置，具备半导体基板、在该半导体基板的一 方之面上形成的第一绝缘膜、和在该第一绝缘膜上形成的低杂质浓度的半
22导体层。因而，低杂质浓度的半导体层比由施加到元件的最高的电压所形
成的耗尽层的扩展(stretch)要深，并且具有形成了中性区域的厚度。另
外，在低杂质浓度的半导体层上设置有形成半导体元件的区域和以围住该 元件形成区域的方式形成的元件分离区域，在该元件分离区域中，形成了 到达上述第一绝缘膜的平面状的闭环结构的深槽。并且在深槽的两面的侧
壁形成n型高杂质浓度层，以与该n型杂质浓度层邻接的方式在深槽中配 置有第二绝缘膜，并且在形成了第二绝缘膜的深槽的侧壁之间填充有多晶 半导体层。这样，由于在深槽的侧面隔着n+层形成有热氧化膜，从而即使 在较深的槽中也能够由均一膜厚的氧化膜被覆槽侧面，由此因为应用通过 槽侧面所设置n+层使移位不移动的新发现的效果，所以也使由热应力产生 的移位不移动。另外，通过由被覆性(coverage)优良的多晶硅膜被覆槽 内的间隙部分，从而可填埋空隙，由此在没有电晕放电产生的状态下实现 宽度窄且槽深的元件分离区域，其结果，能够实现在最小的分离区域中没 有误动作产生的电介质分离型半导体装置。
另外，将元件分离区域设置为n层，并且各元件形成区域具备多晶 半导体层、与该多晶半导体层的两面邻接的第二绝缘膜、和与该第二绝缘 膜的另一面邻接的n+型高浓度杂质层。因而，将各自的邻接层采用为由n 层、2n层、n+l层的闭环结构构成的电介质分离结构。由此，因为氧化膜 在侧面中必定与n+型高浓度杂质层接触，所以能够防止氧化膜的氧化应力 所引起的移位的扩大。另外，由于将分离结构采用为多层，所以能够提供 可大幅度降低元件分离耐压的不良率的半导体装置。并且，将槽与槽之间 的层的全体形成为n+型高浓度杂质层，从而能够抑制元件的面积增加。
并且，实施方式的电介质分离型半导体装置中，在第一绝缘膜和低杂 质浓度的半导体层之间形成有高杂质浓度层。通过进一步设置该层，能够 使电位的变化更小。
实施方式相关的半导体装置的制造方法中，准备在硅支撑基板上层叠 第一硅氧化膜及硅层的SOI基板，形成从硅层的主表面到达硅氧化膜的大 致垂直的分离槽，在分离槽的侧面高浓度地掺杂n型杂质元素，并且在分 离槽中埋入热氧化膜和多晶硅，通过选择氧化形成有使元件活性层分离的
具有至少两种以上的膜厚的区域(field)氧化膜。因而，将硅层层叠为比由施加到元件的最高的电压所形成的耗尽层的扩展(stretch)要深，并且 具有形成了中性区域的厚度。由此，能够防止作为绝缘层的氧化膜的氧化 应力所引起的移位，并且实现细微且较深的元件分离区域，从而能够提供 可靠性高的电介质分离型半导体装置。
将分离槽形成为多个，此时，在多个分离槽的各个侧面高浓度地掺杂 n型杂质元素。另外，利用热氧化膜和多晶硅埋入多个分离槽中。由此， 因为将分离结构形成为多层，所以能够提供可大幅度降低元件分离耐压的 不良率的半导体装置。
以上，基于发明的实施方式对本发明进行了具体的说明，但是本发明 并非限定于上述各实施方式，当然在不超越其要旨的范围内有各种各样的 变更。
例如，在上述的各实施方式中，仅对IGBT、以及IGBT和CMOS等 为代表的元件进行了表示，但是也可将上述的各实施方式所示的电介质分 离结构适用在其他的阻抗元件、二极管元件、双极性元件、高耐压NMOS、 高耐压PMOS等中。
权利要求
1、一种电介质分离型半导体装置，具备半导体基板、在该半导体基板的一方之面上形成的第一绝缘膜、和在该第一绝缘膜上形成的低杂质浓度的半导体层，上述低杂质浓度的半导体层比由施加到元件的最高的电压所形成的耗尽层的扩展要深，并且具有形成中性区域的厚度，在上述低杂质浓度的半导体层上，设置有形成半导体元件的区域和以围住该元件形成区域的方式形成的元件分离区域，在上述元件分离区域中，形成了到达上述第一绝缘膜的平面状的闭环结构的深槽，在上述深槽的两面的侧壁形成有n型高杂质浓度层，第二绝缘膜与该n型高杂质浓度层邻接并配置在上述深槽中。
2、 根据权利要求l所述的电介质分离型半导体装置，其特征在于， 还在形成上述第二绝缘膜的上述深槽的侧壁之间填充有多晶半导体层。
3、 根据权利要求l所述的电介质分离型半导体装置，其特征在于， 将上述元件分离区域设置为n层，各元件形成区域由多晶半导体层、与该多晶半导体层的两面邻接的第二绝缘膜、和与该第二绝缘膜的另一面 邻接的n+型高浓度杂质层形成，并且各个邻接层为由n层、2n层、n+l 层的闭环结构构成的电介质分离结构。
4、 根据权利要求l所述的电介质分离型半导体装置，其特征在于， 在上述第一绝缘膜和上述低杂质浓度的半导体层之间形成有高杂质浓度层。
5、 根据权利要求l所述的电介质分离型半导体装置，其特征在于， 上述第一绝缘膜及上述第二绝缘膜是利用热氧化法形成的硅氧化膜。
6、 根据权利要求2所述的电介质分离型半导体装置，其特征在于， 构成上述元件分离区域的n型高杂质浓度层、氧化膜及多晶半导体层，针对到达上述第一绝缘膜的深槽全部以自匹配方式形成。
7、 一种预驱动器IC，具备权利要求1所述的电介质分离型半导体装置。
8、 一种单片变换器，具备权利要求1所述的电介质分离型半导体装置。
9、 一种电介质分离型半导体装置的制造方法，具备准备SOI基板的工序，该SOI基板在硅支撑基板上层叠有第一硅氧化 膜及硅层；形成从上述硅层的主表面到达硅氧化膜的大致垂直的分离槽的工序； 在上述分离槽的侧面高浓度地掺杂n型杂质元素的工序； 在上述分离槽中埋入热氧化膜和多晶硅的工序；通过选择氧化形成用于使元件活性层分离的具有至少两种以上的膜 厚的区域氧化膜的工序；将上述硅层形成得比由施加到元件的最高的电压所形成的耗尽层的 扩展要深，并且具有形成中性区域的厚度，
10、 根据权利要求9所述的电介质分离型半导体装置的制造方法，其 特征在于，上述形成分离槽的工序中，形成多个分离槽，在上述进行掺杂的工序中，对上述多个分离槽的各个侧面高浓度地掺 杂n型杂质元素，在上述进行埋入的工序中，在上述多个分离槽中埋入热氧化膜和多晶娃o
11、 根据权利要求9所述的电介质分离型半导体装置的制造方法，其 特征在于，在上述准备SOI基板的工序中，提供一种在上述第一硅氧化膜和上述 硅层之间形成有n型杂质浓度层的SOI基板。
全文摘要
本发明的半导体集成电路装置具备在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。
文档编号H01L27/12GK101521213SQ200910130270
公开日2009年9月2日 申请日期2007年3月9日 优先权日2006年3月10日
发明者伊藤昌弘, 本田光利, 栗田信一, 渡边笃雄, 田畑利仁, 石塚典男, 神冈秀和 申请人:株式会社日立制作所