专利名称：形成半导体器件的栅极的方法
技术领域：
本发明涉及一种半导体制造技术；更具体涉及形成半导体器件的栅极 的方法。
背景技术：
随着半导体器件集成密度增加，晶体管的沟道长度减小，源极和漏极 的密集程度逐渐地增加。因此，源极和漏极之间的严重干扰导致减小阁值 电压和增加漏电流的短沟道效应。为了抑制短沟il^:应，对于其中晶体管
具有多面体沟道(polyhedral channel)的三栅极型晶体管和凹陷栅极型晶 体管已经进行了广泛的研究。
根据形成凹陷栅极型晶体管的方法，将沟道区的衬底蚀刻至一定深度 以形成沟槽，并且沿着沟槽内表面形成栅极绝缘层。然后，在栅极绝缘层 上形成桶f极以填充沟槽。在这样的结构中，由于抑制了源极和漏极之间的 干扰，所以电性能得到显著地改善。
然而，在形成凹陷栅极型晶体管的所述方法中，由于通过等离子体蚀 刻工艺来蚀刻衬底，所以用于沟道的区域受到等离子体的损伤，导致晶体 缺陷如堆垛层错。因此，界面陷阱密度增加。此外，由于等离子蚀刻的特 征，所以表面粗乾变劣化。此外，当通过蚀刻衬底形成沟槽时，上部边缘 部分尖锐地形成，电场集中在该尖锐上部边缘部分上，导致器件特性和可 靠性的劣化。
下面将描述三栅极型晶体管的问题。图l是说明典型三栅极型晶体管的透视图。
参考图1，典型的三栅极型晶体管在三个表面，即两个侧面(侧壁) 和一个上表面上具有沟道。由于两个侧面形成为沟道，所以在器件具有相
同尺寸时可获得大得多的电流。在图1中，附图标记"G"、 "D"和"S"分别 表示栅电极、漏极区和源极区。
图2是说明典型的三栅极型晶体管的问题的透视图。
参考图2，蚀刻衬底以使用侧面作为沟道。在此，通常使用等离子体 蚀刻工艺。
这样的等离子体蚀刻工艺具有如下三个问题。
首先，等离子体损伤导致晶体缺陷。如果由等离子体损伤所导致的晶 体缺陷发生在用作沟道的侧面A中，那么器件特性劣化。特别地，器件的 可靠性降低。
第二，等离子体蚀刻工艺的使用劣化表面粗糙度，例如在等离子体蚀 刻工艺期间在侧面A中不可避免地形成的条痕。侧面A的表面Wt变减小 载流子迁移率，因此劣化器件特性。
第三，在上部边缘部分B中产生电场集中。当边缘部分B的曲率半径 小时，施加到栅极氧化物层的电场增加。因此，导致栅极氧化物层的失效， 或者使得栅极氧化物层的寿命减少。如图3所示，当曲率半径为7nm时， 施加到边缘部分的电场比施加到平坦部分的电场高约9%。
发明内容
本发明的一个实施方案涉^L提供一种形成半导体器件的栅极的方法， 其能够防止器件的特性和可靠性由于等离子体蚀刻工艺而劣化。
本发明的另一个实施方案涉及提供一种形成半导体器件的栅极的方 法，其能够防止由于等离子体蚀刻工艺导致的在上部边缘部分处发生电场 集中。
根据本发明的一个方面，提供一种形成半导体器件的三栅极的方法， 所述方法包括准备包括支撑衬底、掩埋绝缘层和半导体层的衬底；通过气相蚀刻工艺来蚀刻所述半导体层以形成彼此间隔的第 一和第二沟槽；在
包括第一和第二沟槽的所述衬底上形成栅极绝缘层；和在所述J&极绝缘层
上形成^fr极导电层。
根据本发明的另 一个方面，提供一种形成半导体器件的三栅极的方法，
所述方法包括在衬底上形成緩冲层和硬掩模；蚀刻所述硬4i模和所述緩 冲层以形成硬掩模图案和緩冲图案；利用所述硬掩模图案作为蚀刻阻挡 层，通过利用气相蚀刻工艺来部分蚀刻所述衬底而在所述衬底内形成间隔 的第一和第二沟槽；形成掩埋绝缘层以填充所述第一和第二沟槽；移除所 述硬掩模图案和所述緩沖图案；在所述第一沟槽和所述第二沟槽之间的所 述衬底上形成^t极绝缘层；形成导电层以覆盖所述栅极绝缘层；和蚀刻所 述导电层以形成栅电极。
根据本发明的另一个方面，提供一种形成半导体器件的凹陷栅极的方 法，所述方法包括通过气相蚀刻工艺来蚀刻一部分衬底以形成沟槽；沿 着所述沟槽的内表面在所述衬底上形成栅极绝缘层；在所述栅极绝缘层上 形成导电层；和蚀刻所述导电层和所述Jfr极绝缘层以形成栅电极。
根据本发明的另一个方面，提供一种形成半导体器件的凹陷栅极的方 法，所述方法包括准备其中形成有緩沖层的衬底；蚀刻一部分所述緩冲 层以暴露所述衬底；4吏用所述緩冲层作为蚀刻停止层，通过气相蚀刻工艺 来蚀刻一部分衬底以形成沟槽；移除所述緩冲层；沿着所述沟槽的内表面 在所述衬底上形成栅极绝缘层；在所述^fr极绝缘层上形成导电层；和蚀刻 所述导电层和所述栅极绝缘层以形成栅电极。
本发明的其它目的和优点可以通过以下描述来理解，并且通过参考本 发明的实施方案将变得显而易见。而且，对本领域技术人员而言显而易见 的是本发明的目的和优点可以通过如权利要求的特征及其组合来实现。
图l是说明典型三栅极型晶体管的透视图。
图2是说明典型的三栅极型晶体管的问题的透视图。
图3是显示根据曲率半径的电场集中的图。图4是通过根据本发明的第一实施方案形成半导体器件的三栅极的方 法所形成的三相f极的透视图。
图5A至5G是说明根据本发明的第一实施方案形成半导体器件的三栅 极的方法的截面图。
图6A至6J是说明根据本发明的笫二实施方案形成半导体器件的三栅 极的方法的截面图。
图7A至7F是说明根据本发明的第三实施方案形成半导体器件的凹陷 栅极的方法的截面图。
具体实施例方式
通过参考附图对实施方案的以下描述，本发明的优点、特征和各方面 将显得显而易见，如下所述。
参考附图，对举例说明的层的厚度和区域进行放大以便于说明。当笫一 层称为在第二层"上"或在衬底"上"的时候，其可表示第一层直接形成在第 二层上或衬底上，或也可表示笫三层可存在第一层和衬底之间.此外，相 同或类似的附图标记表示相同或类似的构成元件，即使它们出现在本发明 的不同实施方案或者附图中。
实施方案l
图4是通过根据本发明的第一实施方案形成半导体器件的三栅极的方 法形成的三栅极的透视图。图5A至5G是说明根据本发明的第一实施方案 形成半导体器件的三^fr极的方法的截面图。
参考图5A，准备衬底100。衬底100是绝缘体上硅(SOI)衬底，并 且包括支撑衬底101、掩埋绝缘层102和半导体层103。掩埋绝缘层102 由氧化物形成为约100A或以上、特别是约100A ~约1000A的厚度。半导 体层103形成为约300A或以上、特别是约300A ~约IOOOA的厚度。半导 体层103可包括外延层。
参考图5B，在衬底100上依次地形成緩沖层104和硬掩模105。緩冲 层104由氧化物、例如二氧化珪(Si02)形成.緩冲层104可通过氧化工 艺或沉积工艺形成。在该实施方案中，緩沖层104通过氧化工艺形成。硬 掩模105由氮化物、例如氮化硅(SiN或Si3N4)形成。硬掩模105通过低压化学M目沉积(LPCVD)工艺形成。在硬掩模105上形成光刻胶图案 106,
参考图5C，使用光刻胶图案106作为蚀刻掩模，通过蚀刻工艺来蚀刻 硬掩模105和緩冲层104。因此，形成硬掩模图案105A和緩冲图案104A。 这种情况下，通过使用等离子体的干蚀刻工艺，实施用于形成硬掩模图案 105A的蚀刻工艺。此外，可通过使用作为HF和NH4F的混合溶液的緩冲 氧化物蚀刻剂(BOE)的湿蚀刻工艺来实施用于形成緩冲图案104A的蚀 刻工艺。移除光刻胶图案106。
参考图5D，使用硬掩模图案105作为蚀刻阻挡层，通过蚀刻工艺形成 在衬底100A内相间隔的第一和第二沟槽107和108。通过气相蚀刻工艺实 施所述蚀刻工艺。即，使用气态化学材料而不是等离子体实施所述蚀刻。 通过蚀刻工艺选择性地蚀刻半导体层103A以暴露掩埋绝缘层102。
由于气相蚀刻工艺濕 使用化学反应的蚀刻，所以选择性极好并且不产 生由等离子体所导致的损伤。而且，各向同性蚀刻是可能的.此外，虽然 气相蚀刻和湿蚀刻具有相同特性，但是由于没有使用溶液，所以在单个设 备内部可容易地组合反应性离子束蚀刻(RIE )反应管和气相蚀刻反应管。
使用氯化氢(HC1)和氯气(Cl2)作为蚀刻气体，在约600 ~约1100 r 温度下实施气相蚀刻工艺.在此，保持压力在约0.01 ~约760托的范围内。 温度热源可使用利用卣素灯的快速温度工艺(RTP)来获得，或可使用加 热器获得。
参考图5E，在第一和第二沟槽107和108的内表面上可形成钝化层(未 显示)。所述钝化层可通过沉积工艺或热氧化工艺形成。在该实施方案中， 钝化层通过热氧化工艺形成。而且，钝化层形成为约100A 约IOOOA的 厚度。钝化层保护衬底IOOA免受在移除硬掩模图案105 (见图5D)的后 续工艺中使用的磷酸溶液(H3P04)的影响。
移除硬掩模图案105A和緩沖图案104A。使用磷酸溶液(H3P04)移除 硬掩模图案105A。使用BOE或稀释的HF (DHF)(其为用H20稀释的 HF溶液)移除緩冲图案104A。在该工艺期间，钝化层也被蚀刻并且部分 或全部被移除.
参考图5F,在包括第一和第二沟槽107和108的暴露的半导体层103A 上形成栅极绝缘层109。栅极绝缘层109由二氧化硅(Si02)形成。栅极绝缘层109通过氧化工艺(例如干氧化工艺或湿氧化工艺或4吏用自由基离 子的氧化工艺)形成.此外，在栅极绝缘层109和半导体层103A之间还 可形成氮化物层。
参考图5G，在栅极绝缘层109上形成栅极导电层110。栅极导电层110 可包括多晶硅层、过渡金属层、金属硅化物层、金属氮化物层、或其堆叠 结构。
蚀刻栅极导电层110和栅极绝缘层109以形成栅电极。
在栅电极两侧上暴露的半导体层103A内部形成源极区和漏极区111 和112'
实施方案2
图6A至6J是说明根据本发明的第二实施方案形成半导体器件的三栅 极的方法的截面图。
参考图6A，在衬底200上形成緩冲层202和硬掩模204。緩冲层202 由氧化物、例如二氧化硅(Si02)形成.緩冲层202可通过氧化工艺或沉 积工艺形成。在该实施方案中，緩冲层202通过氧化工艺形成。硬^l^模204 由氮化物、例如氮化珪(SiN或Si3N4)形成。硬掩模204通过低压化学气 相沉积(LPCVD)工艺形成.在硬掩模204上形成光刻胶图案206。
参考图6B，使用光刻胶图案206作为蚀刻掩模，通过蚀刻工艺来蚀刻 硬掩模204和緩冲层202。因此，形成硬掩模图案204A和緩冲图案202A。 这种情况下，通过使用等离子体的干蚀刻工艺来实施用于形成硬掩模图案 204A的蚀刻工艺。此外，可通过4吏用緩沖氧化物蚀刻剂(BOE: HF和 NH4F的混合溶液)的湿蚀刻工艺来实施用于形成緩冲图案202A的蚀刻工 艺.
参考图6C,移除光刻胶图案206，通过使用硬掩模图案204A作为蚀 刻阻挡层的蚀刻工艺，形成在衬底200A内相间隔的第一和第二沟槽207 和208。通过气相蚀刻工艺实施所述蚀刻工艺.即，〗吏用气态化学材料而 不是等离子体实施所述蚀刻。由于气相蚀刻工艺是使用化学反应的蚀刻， 所以选择性极好并且不产生由等离子体所导致的损伤。
此外，各向同性蚀刻是可能的。而且，虽然气相蚀刻和湿蚀刻具有相 同特性，但是由于没有使用溶液，所以在单个设备内部可容易地组合反应性离子束蚀刻(RIE)反应管和气相蚀刻反应管。使用氯化氢(HC1)和 氯气(Cl2)作为蚀刻气体，在约600 ~约U00。C温度下，在约0.01 ~约760 托的压力下，实施所述气相蚀刻工艺。温度热源可采用利用卣素灯的快速 温度工艺(RTP)来获得，或可4吏用加热器获得。
参考图6D,在笫一和第二沟槽207和208 (见图6C )的内表面上形 成钝化层210。钝化层210通过氧化工艺由热氧化物层形成。而且，钝化 层210形成为约100 ~约IOOOA的厚度。钝化层210保护衬底200A免受 在蚀刻硬掩模图案204B(见图6E )的后续工艺中使用的磷酸溶液(H3P04) 的影响。
参考图6E，蚀刻硬掩模图案204B的一部分。在此，实施蚀刻工艺直 至硬掩模图案204B的两侧对准第一和笫二沟槽207和208 (见图6C )的 两个边缘。该蚀刻工艺使用磷酸溶液(H3P04)。
参考图6F，蚀刻緩冲图案202B的一部分以使得其两侧与硬掩模图案 204B的两侧对准。在此，蚀刻工艺可利用BOE或稀释的HF( DHF )， DHF 是采用H20稀释的HF溶液。同时，虽然钝化层210在图6F中保留，但 是该钝化层210可被蚀刻并且部分或全部被移除。
参考图6G，在硬掩模图案204B上形成掩埋绝缘层212,以填充第一 和第二沟槽207和208 (见图6C).掩埋绝缘层212可由高密度等离子体 (HDP)层或未掺杂的硅酸盐玻璃(USG)层形成。
参考图6H，平坦化掩埋绝缘层212A。通过化学;^抛光(CMP)工艺 实施该平坦化工艺。CMP工艺使用硬掩模图案204B作为抛光停止层。
参考图61，移除硬掩模图案204B (见图6H)和緩沖图案202B (见图 6H)。移除硬掩模图案204B的工艺使用磷酸溶液，移除緩冲图案202B的 工艺使用BOE或DHF。通过这些工艺，掩埋绝缘层212B也被蚀刻至一 定厚度，并因此实现凹陷。
同时，在移除緩冲图案202B的过程中，当掩埋绝缘层212B的蚀刻量 小时，可实施单独的蚀刻工艺以4吏掩埋绝缘层212B凹陷。在此，实施蚀 刻工艺直至第一和第二沟槽207A和207B的内壁的上壁被部分暴露。
参考图6J,在没有被掩埋绝缘层212B覆盖的暴露的衬底200A上形 成栅极绝缘层214。这种情况下，栅极绝缘层214由二氧化硅(Si02)形 成。栅极绝缘层214通过氧化工艺例如干氧化工艺或湿氧化工艺或使用自由基离子的氧化工艺来形成。此外，可形成栅极绝缘层214，使得在二氧 化^和衬底200A之间的界面中形成氮化物层.
在栅极绝缘层214上形成导电层216。导电层216可包括多晶珪层或 过渡金属层。
蚀刻导电层216和栅极绝缘层214以形成栅电极。 在栅电极两侧上暴露的半导体层200A内形成源极区和漏极区(未显示)。
实施方案3
图7A至7F濕—说明根据本发明的第三实施方案形成半导体器件的凹陷 栅极的方法的截面图。
参考图7A，通过浅沟槽隔离(STI)工艺在衬底300中形成器件隔离层 302，并在村底300上形成緩冲层304。緩冲层304由氧化物如二氧化珪 (Si02 )形成。特别地，緩冲层304由热氧化物层或原硅酸四乙酯(TEOS ) 层形成。緩冲层304可通过氧化工艺或沉积工艺形成。氧化工艺包括干氧 化工艺或湿氧化工艺。沉积工艺包括CVD工艺或物理^目沉积(PVD)工 艺。
参考图7B,在緩冲层304上形成光刻胶图案306。使用光刻胶图案306 作为蚀刻掩模、通过蚀刻工艺蚀刻緩冲层304。因此，形成緩冲图案304A。 这样，限定其中将掩埋一部分凹陷栅极的沟槽区域。
参考图7C，移除光刻胶图案306 (见图7B)。
参考图7D,使用緩冲图案304A作为蚀刻阻挡层，通过蚀刻工艺在衬 底300A内形成沟槽308,通过气相蚀刻工艺实施所述蚀刻工艺。即，使用 气态化学材料而不是等离子体实施所述蚀刻。由于气相蚀刻工艺是使用化 学反应的蚀刻，所以选择性极好并且不产生由等离子体所导致的损伤。此 外，各向同性蚀刻是可能的。
此外，虽然气相蚀刻和湿蚀刻具有相同特性，但是由于没有使用溶液， 所以在单个设备内部可容易地结合^^应性离子束蚀刻(RIE)反应管和气 相蚀刻反应管。使用氯化氢(HC1 )和氯气(Cl2 )作为蚀刻气体，在约600 ~ 约1100'C的温度、约0.01 ~约760托的压力下，实施所述气相蚀刻工艺。 温度热源可使用利用卣素灯的快速温度工艺(RTP)来获得，或可使用加热器获得。
参考图7E，通过蚀刻工艺移除緩冲图案304A (见图7A)。在此，可 使用緩冲氧化物蚀刻剂(BOE)或稀释的HF (DHF)实施该蚀刻工艺， 所述BOE是HF和NH4F的混合溶液。
沿着沟槽308(见图7D )的内表面在衬底300A上形成栅极绝缘层310。 这种情况下，栅极绝缘层310由二氧化硅(Si02)形成。栅极绝缘层310 通过氧化工艺例如干氧化工艺和湿氧化工艺或使用自由基离子的氧化工 艺形成。此外，可形成栅极绝缘层310，使得在二氧化硅层和衬底300A之 间的界面中形成氮化物层。
在栅极绝缘层310上形成栅极导电层312。栅极导电层312可包括多 晶珪层或过渡金属层。
参考图7F，蚀刻栅极绝缘层310和栅极导电层312，以形成包括栅极 导电图案312A和栅极绝缘图案310A的栅电极。
在栅电极两侧上暴露的半导体层300A内部形成源极区和漏极区314 和316。
在栅电极的每个侧壁上形成间隔物318。间隔物318包括氧化物层、 氮化物层或其堆叠层。
本发明的实施方案可获得以下效果。
首先，通过使用气相蚀刻工艺形成沟槽，没有产生由等离子体所导致 的损伤，因此改善器件的特性和可靠性。
第二，通过使用氯化氢气体(HC1)的气相蚀刻工艺形成沟槽，使得 沟槽的侧面20和上表面10由于HC1气相蚀刻工艺的特性而暴露。因此， 形成了在横截面中具有接近45。的坡度的表面，由此弱化了在上部边缘部 分上集中的电场的强度。
笫三，由于使用SOI衬底，所以可省略用于形成器件隔离层的STI工 艺，简化了制造工艺。即，由于第一和第二沟槽扩展直至掩埋绝缘层，所 以器件可彼此隔离。因此不必实施用于形成器件隔离层的单独的STI工艺。
虽然本发明已经对于具体的实施方案进行了描述，但是本领域技术人 员可显而易见地做出各种变化和改变而不脱离在所附权利要求中限定的 本发明的精神和范围。
权利要求
1.一种用于形成半导体器件的三栅极的方法，所述方法包括在衬底上形成缓冲层和硬掩模；蚀刻所述硬掩模和所述缓冲层以形成硬掩模图案和缓冲图案；利用所述硬掩模图案作为蚀刻阻挡层，通过气相蚀刻工艺部分地蚀刻所述衬底而在所述衬底内形成间隔开的第一和第二沟槽；形成掩埋绝缘层以填充所述第一和第二沟槽；移除所述硬掩模图案和所述缓冲图案；在所述第一沟槽和所述第二沟槽之间的所述衬底上形成栅极绝缘层；形成导电层以覆盖所述栅极绝缘层；和蚀刻所述导电层以形成栅电极。
2. 根据权利要求1所述的方法，其中使用氯化氢(HC1)或氯气(Cl2)实施所述气相蚀刻工艺。
3. 根据权利要求2所述的方法，其中在约600'C ~约1100'C的温度下实施所述气相蚀刻工艺。
4. 根据权利要求3所述的方法，其中在约0.01托~约760托的压力下实施所迷气相蚀刻工艺。
5. 根据权利要求1所述的方法，还包括在形成所述第一和第二沟槽之后在所述第一和第二沟槽的内表面上形成钝化层；部分蚀刻所述硬掩模图案，以使得所述硬掩模图案的两侧与所述第一和第二沟槽的两个边缘对准；和部分蚀刻所i^冲图案，以使得所述緩冲图案的两侧与所述第一和第二沟槽的两个边^J"准。
6. 根据权利要求5所述的方法，其中所述钝化层通过氧化工艺或沉积工艺形成。
7. 根据权利要求5所述的方法，其中所述钝化层包括形成厚度为约iooA -约ioooA的热氧化物层。
8. 根据权利要求5所述的方法，其中所述硬掩模图案包括氮化物层，所述緩冲图案包括氧化物层。
9. 根据权利要求8所述的方法，其中使用磷酸溶液部分蚀刻所^掩模图案，使用緩冲氧化物蚀刻剂(BOE)或稀释的HF (DHF)部分蚀刻所述緩冲图案。
10. 根据权利要求5所述的方法，其中所述掩埋绝缘层包括高密度等离子体(HDP)层或未掺杂的硅酸盐玻璃(USG)层。
11. 根据权利要求1所述的方法，还包括在移除所述硬掩模图案和所述緩冲图案之后，使得所述掩埋绝缘层的一部分凹陷，从而部分暴露出所述第一和第二沟槽的内壁。
12. 根据权利要求l所述的方法，其中所述掩埋绝缘层的形成包括沉积掩埋绝缘层以填充所述第一和第二沟槽；和使用所述硬掩模图案作为抛光停止层来抛光所述掩埋绝缘层。
13. 根据权利要求1所述的方法，其中所述衬底包括支撑衬底、掩埋绝缘层和半导体衬底.
全文摘要
提供一种用于形成半导体器件的栅极、特别是三栅极的方法。所述方法包括在衬底上形成缓冲层和硬掩模；蚀刻所述硬掩模和所述缓冲层以形成硬掩模图案和缓冲图案；使用所述硬掩模图案作为蚀刻阻挡层，通过利用气相蚀刻工艺来部分蚀刻所述衬底以在所述衬底内形成间隔的第一和第二沟槽；形成掩埋绝缘层以填充所述第一和第二沟槽；移除所述硬掩模图案和所述缓冲图案；在所述第一沟槽和所述第二沟槽之间的所述衬底上形成栅极绝缘层；形成导电层以覆盖所述栅极绝缘层；和蚀刻所述导电层以形成栅电极。
文档编号H01L21/336GK101604628SQ200910140778
公开日2009年12月16日 申请日期2009年5月15日 优先权日2008年6月11日
发明者车韩燮 申请人:美格纳半导体有限会社