专利名称：提高半导体器件阈值电压的方法
技术领域：
本发明涉及半导体制造技术，特别涉及一种提高半导体器件阈值电压的方法。
背景技术：
随着电子设备的广泛应用，半导体的制造工艺得到了飞速的发展，半导体器件的 特征尺寸越来越小，半导体器件中的器件层制造变得越来越重要。这里的半导体器件的器 件层指的是在半导体衬底上进行源极、漏极及栅极的制造。其中，半导体器件的器件层中的 浅结制造成为了影响最终得到的半导体器件的器件层性能的关键因素。图Ia If所示为现有技术半导体器件的器件层制造的剖面结构图。现有技术半 导体器件的器件层制造过程包括以下步骤步骤一，在半导体器件衬底101上进行双阱工艺，定义CMOS的有源区，如图Ia所 示，在半导体器件衬底101上形成阱100。在本步骤中，双阱包括一个N阱和一个P阱，通常采用倒掺杂阱技术进行，也就是 在半导体器件衬底101中定义的N阱区域注入磷等掺杂杂质，后续形成P型互补金属氧化 物半导体(PMOS)，在定义的P阱区域注入硼等掺杂杂质，后续形成N型互补金属氧化物半导 体(NMOS)。在这里以在P阱以及在P阱上形成的结构进行详细介绍，以形成NM0S，而N阱上形 成的结构则忽略介绍，步骤基本相同。步骤二，在半导体器件衬底101上进行浅槽隔离(STI)工艺，隔离CMOS的有源区， 即在P阱100中进行隔离以及隔离P阱和N阱，如图Ib所示，在半导体器件衬底100中形 成 STI102。在本步骤中，形成STI102的过程为先在半导体器件衬底101依次沉积隔离氧化 层和氮化物层，采用曝光显影工艺在氮化物层上涂覆的光刻胶层定义出STI图形，将具有 STI图形的光刻胶层作为掩膜依次刻蚀氮化硅层、隔离氧化层以及半导体器件衬底101得 到STI槽，然后对STI槽进行氧化物填充后，进行氮化物层和隔离氧化物层的抛光处理，在 半导体器件衬底101中得到STI102。步骤三，参见图lc，在半导体器件衬底101的表面和STI102的表面依次沉栅氧化 层和多晶硅层后，采用离子注入方法10对多晶硅层进行预掺杂。在本步骤中，对于NMOMS来说，掺杂的杂质为磷，目的是为了使得最终制造的半导 体器件的栅极导电，对于PMOS来说，掺杂的杂质为硼。步骤四，采用光刻工艺得到栅极103后，对栅极103和半导体衬底101的表面进行 再次氧化，形成再氧化层，在图中没有体现。在本步骤中，采用光刻工艺得到栅极103的过程为涂覆光刻胶层后通过具有栅 极图形的光罩对其曝光显影，在光刻胶层形成栅极图形，然后以具有栅极图形的光刻胶层 为掩膜，依次刻蚀多晶硅层和栅氧化层，形成栅极103 ；在本步骤中，形成再氧化层的过程为采用化学气相沉积(CVD)方法沉积得到氧3化层，在栅极203表面及半导体器件衬底101的表面上得到再氧化层，该再氧化层的作用是 为了修补在形成栅极103过程中对半导体器件衬底101表面的损伤。步骤五，在再次氧化的栅极103上形成偏移侧墙后，以离子注入20方法对半导体 器件衬底101的阱进行轻掺杂，参见图Id。在图中，省略了偏移侧墙，侧墙一般采用氮化物构成，偏移侧墙的形成是为了在轻 掺杂工艺中防止NMOS短沟道长度的减小而增加的源漏间电荷穿通的可能性。在图中，可以看出，经过轻掺杂后，在半导体器件的衬底101靠近表面的地方形成 了浅结，浅结之间的区域称为短沟道。当然，在具体实现上，也可以不形成偏移侧墙。在该步骤中，对于匪OS来说，轻掺杂采用的杂质可以为砷，使得半导体器件衬底 101的上表面成为非晶态，减少源漏极间的沟道漏电流效应。步骤六，由于栅极103在掺杂的过程中受到注入离子的撞击，导致硅结构的晶格 发生损伤，为恢复损伤，离子注入20后进行快速热退火处理。步骤七，参见图le，对栅极103形成氮氧化物侧墙204后，在半导体器件器件衬底 101上就定义出源漏极区域，以离子注入30的方法对栅极103和栅极103两侧的半导体器 件衬底101进行掺杂，形成漏极301和源极302。在本步骤中，漏极301和源极302之间形成沟道。在本步骤中，对于NMOS来说，掺杂物为砷。步骤八，参见图If，采用自对准硅化物(SAB)的方法沉积钛，形成钛化硅层401，然 后进行快速退火处理后，采用化学方法刻蚀掉未反应的钛。本步骤是为了形成接触孔，可以使得有源区形成金属接触。这样，就完成了半导体器件的器件层制造。在上述过程的步骤四进行再次氧化步骤时，由于采用化学气相沉积方法进行，在 此过程中要用低温对反应腔进行加热，这会导致步骤一在制造阱100时掺杂物出现氧气增 强扩散(OED)现象，在半导体器件的衬底101靠近表面区域使得掺杂物浓度增高。这样，在 进行步骤五的轻掺杂形成浅结之后，由于短沟道的掺杂物浓度大，会对半导体器件的短沟 道产生反向短沟道损伤(RSCE)及短沟道损伤(SCE)，最终影响半导体器件的阈值电压(由 短沟道的性能确定)，使得阈值电压变低，降低了最终制造的半导体器件的性能。
发明内容
有鉴于此，本发明提供一种提高半导体器件阈值电压的方法，该方法能够提高半 导体器件的阈值电压，提高最终制造的半导体器件的性能。为达到上述目的，本发明实施例的技术方案具体是这样实现的一种提高半导体器件阈值电压的方法，该方法包括在半导体器件的衬底形成隔离浅沟槽后，在半导体器件的衬底上形成栅极；对栅极表面及半导体器件衬底表面再氧化后，对栅极和半导体器件衬底进行轻掺 杂，在半导体器件衬底形成浅结；在半导体器件的衬底进行阱制造；形成所述栅极的氮氧化物侧墙，对栅极和半导体器件衬底进行掺杂，在半导体器件沉积形成漏极和源极；采用自对准硅化物方法在栅极表面和半导体衬底沉积金属，形成金属化硅层，然 后进行快速退火处理后，刻蚀掉未反应的金属。所述在半导体器件的衬底形成隔离浅沟槽之前，该方法还包括在半导体器件衬底上进行阈值电压离子注入。所述半导体器件为N型互补金属氧化物半导体NMOS时，所述离子注入的为硼，能 量为25 6千电子伏特，注入的剂量为6E12 1. 5E13离子/每平方厘米。所述在进行阈值电压离子注入之后，在所述在半导体器件的衬底形成隔离浅沟槽 之前，该方法还包括在半导体器件衬底101上进行沟道离子注入。所述半导体器件为N型互补金属氧化物半导体NMOS时，所述离子注入的为硼，能 量为150 80千电子伏特，注入的剂量为3E12 1. 2E13离子/每平方厘米。所述半导体器件为N型互补金属氧化物半导体NMOS时，所述在半导体器件的衬底 进行阱制造的过程为进行硼掺杂物的离子注入过程，能量为250 200千电子伏特，注入的剂量为 3E13 5E13离子/每平方厘米。所述在对栅极和半导体衬底进行轻掺杂之前，该方法还包括在栅极上形成偏移侧墙。由上述技术方案可见，本发明提供的方法将制造阱的步骤移到进行了轻掺杂步骤 之后进行，这样，在对栅极进行再氧化的步骤就不会使得在制造阱步骤中的掺杂物出现氧 气增强扩散现象，不会使得在半导体器件的衬底101靠近表面区域使得掺杂物浓度增高， 不会出现最终得到的短沟道的掺杂物浓度大且和阱的其他区域的掺杂物浓度不平均的缺 陷。这样，在进行后续的轻掺杂过程中，就不会对半导体器件的短沟道产生RSCE及SCE，从 而本发明提高了半导体器件的阈值电压，使得最终制造的半导体器件的性能变好。
图Ia If为现有技术半导体器件的器件层制造的剖面结构图；图2为本发明提供的提高半导体器件阈值电压的流程图；图3a 图3f为本发明提供的提高半导体器件阈值电压过程的剖面结构图；图4为本发明提供的方法和现有技术提供的方法所制造的半导体器件的阈值电 压对比示意图。
具体实施例方式为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对 本发明作进一步详细说明。从现有技术可以看出，导致最终制造的半导体器件的阈值电压比较低，性能比较 差的主要原因就是在半导体器件的短沟道产生RSCE及SCE。而产生RSCE及SCE的原因就 是由于在栅极再氧化步骤中，使得制造阱时的掺杂物出现OED现象，从而在轻掺杂步骤之 前，使得在半导体器件的衬底101靠近表面区域使得掺杂物浓度增高。这样，在进行步骤五5的轻掺杂形成浅结之后，由于短沟道的掺杂物浓度大。且和阱中其他区域的掺杂物浓度无 法平均。因此，本发明为了使最终制造的半导体器件的阈值电压不降低，提高最终制造的 半导体器件的性能，必须防止在栅极再氧化过程中出现OED现象。本发明提出了以下方法 将制造阱的步骤移到进行了轻掺杂步骤之后进行，这样，对栅极进行再氧化的步骤就不会 使得在制造阱步骤中的掺杂物出现氧气增强扩散现象了。图2为本发明提供的提高半导体器件阈值电压的流程图，结合图3a 图3f所示 的本发明提供的提高半导体器件阈值电压过程的剖面结构图，对本发明进行详细的说明。步骤201，在半导体器件衬底101上进行阈值电压离子注入过程，为了定义结深。在本步骤中，对于NM0S，离子注入的为硼，能量为25 6千电子伏特，注入的剂量 为6E12 1. 5E13离子/每平方厘米。图3中并没有显示出该步骤。在本步骤中，采用光刻工艺在涂覆半导体器件衬底101上的光刻胶层上留出要离 子注入的窗口，以该光刻胶层为掩膜，进行离子注入，使得后续制造的结不会深过该定义的结深。步骤202，在半导体器件衬底101上进行沟道离子注入过程，为了在半导体器件衬 底101上定义沟道。在本步骤中，对于NM0S，离子注入的为硼，能量为150 80千电子伏特，注入的剂 量为3E12 1. 2E13离子/每平方厘米。在图3中没有示出该步骤。在本步骤中，采用光刻工艺在涂覆半导体器件衬底101上的光刻胶层上留出沟道 的窗口，以该光刻胶层为掩膜，进行离子注入，从而确定沟道的长度。步骤203，在半导体器件衬底101上进行STI工艺，隔离CMOS的有源区，如图3a所 示，在半导体器件衬底100中形成STI102。在本步骤中，形成STI102的过程为先在半导体器件衬底101依次沉积隔离氧化 层和氮化物层，采用曝光显影工艺在氮化物层上涂覆的光刻胶层定义出STI图形，将具有 STI图形的光刻胶层作为掩膜依次刻蚀氮化硅层、隔离氧化层以及半导体器件衬底101得 到STI槽，然后对STI槽进行氧化物填充后，进行氮化物层和隔离氧化物层的抛光处理，在 半导体器件衬底101中得到STI102。步骤204，参见图北，在半导体器件衬底101的表面和STI102的表面依次沉栅氧 化层和多晶硅层后，采用离子注入方法10对多晶硅层进行预掺杂。在本步骤中，对于NMOMS来说，掺杂的杂质为磷，目的是为了使得最终制造的半导 体器件的栅极导电，对于PMOS来说，掺杂的杂质为硼。步骤205，采用光刻工艺得到栅极103后，对栅极103和半导体衬底101的表面进 行再次氧化，形成再氧化层，在图3中没有体现。在本步骤中，采用光刻工艺得到栅极103的过程为涂覆光刻胶层后通过具有栅 极图形的光罩对其曝光显影，在光刻胶层形成栅极图形，然后以具有栅极图形的光刻胶层 为掩膜，依次刻蚀多晶硅层和栅氧化层，形成栅极103 ；在本步骤中，形成再氧化层的过程为采用CVD方法沉积得到氧化层，在栅极203表面及半导体器件衬底101的表面上得到再氧化层，该再氧化层的作用是为了修补在形成 栅极103过程中对半导体器件衬底101表面的损伤。步骤206，在再次氧化的栅极103上形成偏移侧墙后，以离子注入20方法对半导体 器件衬底101的阱进行轻掺杂，参见图3c。在图中，省略了偏移侧墙，侧墙一般采用氮化物构成，偏移侧墙的形成是为了在轻 掺杂工艺中防止NMOS短沟道长度的减小而增加的源漏间电荷穿通的可能性。在图中，可以看出，经过轻掺杂后，在半导体器件的衬底101靠近表面的地方形成 了浅结，浅结之间的区域称为短沟道。当然，在具体实现上，也可以不形成偏移侧墙。在该步骤中，对于匪OS来说，轻掺杂采用的杂质可以为砷，使得半导体器件衬底 101的上表面成为非晶态，减少源漏极间的沟道漏电流效应。步骤207、在半导体器件衬底101上进行双阱工艺，定义CMOS的有源区，如图3d所 示，在半导体器件衬底101上形成阱100。在本步骤中，双阱包括一个N阱和一个P阱，通常采用倒掺杂阱技术进行，也就是 在半导体器件衬底101中定义的N阱区域(采用光刻工艺在光刻胶层上留出N阱区域的窗 口)注入磷等掺杂杂质，形成PM0S，在定义的P阱区域(采用光刻工艺在光刻胶层上留出N 阱区域的窗口)注入硼等掺杂杂质，形成NM0S。图中以在P阱以及在P阱上形成的结构进行详细介绍，以形成NM0S，而N阱上形成 的结构忽略显示，但是步骤基本相同。在本步骤中，对于NM0S，离子注入的为硼，能量为250 200千电子伏特，注入的剂 量为3E13 5E13离子/每平方厘米。步骤208，由于栅极103在掺杂的过程中受到注入离子的撞击，导致硅结构的晶格 发生损伤，为恢复损伤，离子注入20后进行快速热退火处理。在该步骤中，快速热退火也可以抑制掺杂物的扩散。步骤209，参见图3e，对栅极103形成氮氧化物侧墙204后，在半导体器件器件衬 底101上就定义出源漏极区域，以离子注入30的方法对栅极103和栅极103两侧的半导体 器件衬底101进行掺杂，形成漏极301和源极302。在本步骤中，漏极301和源极302之间形成沟道。在本步骤中，对于NMOS来说，掺杂物为砷。在该步骤完成后，也可以进行快速退火的步骤，修复在离子注入时损伤的硅结构 的晶格。步骤210，参见图3f，采用SAB的方法沉积钛，形成钛化硅层401，然后进行快速退 火处理后，采用化学方法刻蚀掉未反应的钛。本步骤是为了形成接触孔，可以使得有源区形成金属接触。这样，就完成了半导体器件的器件层制造。从上述这个过程可以看出，本发明将双阱工艺的制造移到了在半导体器件的衬底 上形成浅结之后进行，但是，为了在半导体器件的衬底上定义出沟道及结深，可以按照步骤 201及步骤202的方法进行低剂量、低能量的掺杂物的离子注入过程，由于注入的掺杂物浓 度较低，所以在栅极再氧化过程中不会出现OED现象。
在具体实现上，也可以不包括上述过程的步骤201及步骤202。图2所述的过程是采用NMOS举例进行说明，在具体实现上，并不限于此，也可以在 制造PMOS时使用该方法来降低半导体器件的阈值电压。图4为本发明提供的方法和现有技术提供的方法所制造的半导体器件的阈值电 压对比示意图，其中，横坐标为所制造的栅极长度值，单位为微米(um)，纵坐标为阈值电压 值，单位为伏特(V)，显示为三角形的曲线为现有技术提供方法制造的半导体器件的阈值电 压；显示为菱形的曲线为本发明提供方法制造的半导体器件的阈值电压。可以看出，对于具 有相同栅极长度的半导体器件，采用现有技术提供方法测得的阈值电压明显大于采用本发 明提供方法测得的阈值电压值，对于不同栅极长度的半导体器件，采用现有技术方法测得 的阈值电压升降程度达到了 70豪伏特，而采用本发明测得的阈值电压升降范围只有27豪 伏特。因此，经过测试可以得知，采用本发明提供方法制造的半导体器件的阈值电压降 低，且相比于现有技术的制造方法并没有花费太多的费用。浅结的长度也不会变短。要说明的是，采用本发明提供的方法不会使得RSCE现象完全消失，这是因为为了 减小SCE现象及减少源漏极间的沟道漏电流效应，浅结的形成是必要的。以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所 应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的 精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之 内。8
权利要求
1.一种提高半导体器件阈值电压的方法，该方法包括在半导体器件的衬底形成隔离浅沟槽后，在半导体器件的衬底上形成栅极； 对栅极表面及半导体器件衬底表面再氧化后，对栅极和半导体器件衬底进行轻掺杂， 在半导体器件衬底形成浅结；在半导体器件的衬底进行阱制造；形成所述栅极的氮氧化物侧墙，对栅极和半导体器件衬底进行掺杂，在半导体器件沉 积形成漏极和源极；采用自对准硅化物方法在栅极表面和半导体衬底沉积金属，形成金属化硅层，然后进 行快速退火处理后，刻蚀掉未反应的金属。
2.如权利要求1所述的方法，其特征在于，所述在半导体器件的衬底形成隔离浅沟槽 之前，该方法还包括在半导体器件衬底上进行阈值电压离子注入。
3.如权利要求2所述的方法，其特征在于，所述半导体器件为N型互补金属氧化物半导 体NMOS时，所述离子注入的为硼，能量为25 6千电子伏特，注入的剂量为6E12 1. 5E13离子/每平方厘米。
4.如权利要求2所述的方法，其特征在于，所述在进行阈值电压离子注入之后，在所述 在半导体器件的衬底形成隔离浅沟槽之前，该方法还包括在半导体器件衬底101上进行沟道离子注入。
5.如权利要求5所述的方法，其特征在于，所述半导体器件为N型互补金属氧化物半 导体NMOS时，所述离子注入的为硼，能量为150 80千电子伏特，注入的剂量为3E12 1.2E13离子/每平方厘米。
6.如权利要求1、2或4所述的方法，其特征在于，所述半导体器件为N型互补金属氧化 物半导体NM0S时，所述在半导体器件的衬底进行阱制造的过程为进行硼掺杂物的离子注入过程，能量为250 200千电子伏特，注入的剂量为3E13 5E13离子/每平方厘米。
7.如权利要求6所述的方法，其特征在于，所述在对栅极和半导体衬底进行轻掺杂之 前，该方法还包括
全文摘要
本发明公开了一种提高半导体器件阈值电压的方法，该方法包括在半导体器件的衬底形成隔离浅沟槽后，在半导体器件的衬底上形成栅极；对栅极表面及半导体器件衬底表面再氧化后，对栅极和半导体器件衬底进行轻掺杂，在半导体器件衬底形成浅结；在半导体器件的衬底进行阱制造；形成所述栅极的氮氧化物侧墙，对栅极和半导体器件衬底进行掺杂，在半导体器件沉积形成漏极和源极；采用自对准硅化物方法在栅极表面和半导体衬底沉积金属，形成金属化硅层，然后进行快速退火处理后，刻蚀掉未反应的金属。本发明提供的方法可以提高半导体器件阈值电压，从而提高半导体器件性能。
文档编号H01L21/265GK102054698SQ20091019845
公开日2011年5月11日 申请日期2009年11月3日 优先权日2009年11月3日
发明者赵猛 申请人:中芯国际集成电路制造(上海)有限公司