专利名称：Bcd工艺中的自对准高压cmos制造工艺方法
技术领域：
本发明属于半导体集成电路制造领域，尤其涉及一种B⑶工艺中的自对准高压 CMOS制造工艺方法。
背景技术：
B⑶工艺把双极器件和CMOS (互补金属氧化物半导体)器件、DMOS (双扩散金属氧 化物半导体)器件同时制作在同一芯片上。它综合了双极器件高跨导、强负载驱动能力和 CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。现在，B⑶工艺发展的一个显著特征是采用模块化的开发方法，可以开发出多种不 同类型的IC (集成电路)，在性能、功能和成本上达到最佳折中，从而方便地实现产品的多 样化，快速满足持续增长的市场需求。当前BCD工艺提供BJT (双极结型晶体管)，DM0S，及 CMOS器件，其中CMOS主要是低压应用，但越来越多的市场需求尺寸小且耐压较高的CMOS器 件。近年来，DMOS工艺采用自对准工艺形成沟道，这项技术是利用BODY自对准大角度 精准注入到源区，BODY注入与源端注入形成精确的沟道区域。而传统CMOS沟道区域仍是 采用光刻套准和沟道区阱推进方法，这样得到的沟道长度和宽度都受到工艺影响很大，从 而导致其波动较大。光刻的套准精度、高温炉管的温度及时间的稳定性大大影响CMOS器件 的性能稳定性；同时，客户对高压CMOS方面的需求很大，要求提供可以耐瞬间的高压CMOS 器件，而B⑶工艺中提供的CMOS耐压较低，远不能满足客户的需求。
发明内容
本发明要解决的技术问题是提供一种B⑶工艺中的自对准高压CMOS制造工艺方 法，采用该方法制造的高压CMOS器件可以满足对可以耐瞬间的高压CMOS器件的需求，提高 B⑶工艺的竞争力。为解决上述技术问题，本发明提供一种B⑶工艺中的自对准高压CMOS制造工艺方 法，包括如下步骤第一步，在硅衬底上定义掩埋层区域，并进行注入形成掩埋层；第二步，在掩埋层上生长外延层；第三步，在外延层上形成深槽隔离；第四步，定义低压P型阱区域，并做注入，形成低压P型阱；第五步，生长栅氧化层，再淀积多晶硅层；第六步，通过BODY的光罩用光刻胶定义出需要BODY注入的地方，形成BODY区，通 过干法刻蚀去除掉定义区域的多晶硅，再用自对准大角度的注入进行BODY区注入；第七步，定义栅极区域，形成多晶硅栅极；第八步，在BODY区进行N+注入，形成N+阱，在多晶硅栅极侧壁形成侧壁氧化膜；第九步，后续工艺包括常规的金属钝化、合金工艺。
和现有技术相比，本发明具有以下有益效果本发明提出SAC HVCMOS(自对准高 压CMOS)沟道的形成的器件，其实现工艺简单与BCD工艺兼容，在提高耐压的同时并不增 加光刻版，由于是利用源和漏区域的BODY自对准大角度精准注入形成沟道区域，所形成的 HVCMOS性能非常稳定；在漏区由于增加了 BODY注入，与传统的CMOS漏端相比，形成浓度 梯度，类似于在漏端增加了一个漂移区，漂移区的杂质浓度比较低，因此，当HVCMOS接高压 时，漂移区展宽能够承受更高的电压。相当于在BCD原有工艺不变的基础上满足客户对高 压CMOS器件的需求。
图1是本发明SAC HVNMOS (自对准高压匪0S)的结构示意图；图2是传统NMOS的结构示意图；图3是本发明的工艺流程示意图。其中，1为P型硅衬底，2为N型掩埋层，3为P型外延层，4为深槽隔离，5为倒置 阱(低压P型阱)，6为栅氧化层，7A为多晶硅层，7为多晶硅栅极，8为NBODY区域，9为光 刻胶，10为侧壁氧化膜，11为N+阱。
具体实施例方式下面结合附图和实施例对本发明作进一步详细的说明。本发明提出自对准高压CMOS沟道的形成的器件，其实现工艺简单且与B⑶工艺 兼容，在提高耐压的同时并不增加光刻版，下面以NMOS为例说明，如图1所示，由于SAC HVNMOS是利用源和漏区域的BODY自对准大角度精准注入形成沟道区域，所形成的HVNMOS 性能非常稳定；漏区由于增加了 NBODY大角度注入，与传统的NMOS漏端(见图2、相比，形 成浓度梯度，类似于在漏端增加了一个漂移区，漂移区的杂质浓度比较低，因此，当HVNMOS 接高压时，漂移区展宽能够承受更高的电压。下面以NMOS为例，具体说明SAC NMOS工艺，包括如下步骤(1)采用晶向为[100]的P型硅衬底1，见图3A;(2)定义N型掩埋层区域，采用光刻胶9定义N型掩埋层区域，并进行N型掩埋层 区域注入(采用锑注入)，见图3B;(3)进行900度左右的炉管推进，形成N型掩埋层2，见图3C;(4)去除表面的氧化层，然后在N型掩埋层2上生长4 5微米厚度的P型外延层 3，见图3D ；(5)在P型外延层3上形成深槽隔离4 (深槽隔离4的深度大约占P型外延层3厚 度的1/10)，即做STI (浅槽隔离)区域，见图3E ；(6)定义LVPW(低压P型阱)区域，采用光刻胶9定义LVPW区域，见图3F ；(7)进行四次硼注入，第一次硼注入能量为250KEV-350KEV，第二次硼注入能量为 80KEV-150KEV，第三次硼注入能量为50KEV-80KEV，第四次硼注入能量为20KEV-50KEV，能 量由高到低的多次硼注入形成倒置阱5，见图3G ；(8)生长115埃 135埃的栅氧化层6，见图3H ；(9)淀积多晶硅层7A，见图31 ；
(10)在栅多晶硅淀积后，通过BODY的光罩用光刻胶9定义出需要BODY注入的地 方，通过干法刻蚀去除掉定义区域的多晶硅，再用自对准大角度的注入进行BODY区注入， 见图3J。其中，BODY注入角度及注入剂量均可与B⑶工艺相兼容，BODY注入角度在30度 到45度斜角注入，并且需要四个方向旋转注入，而注入剂量大概在1E13到5E13之间。(11)去除光刻胶9，形成NBODY区域8，见图I。(12)用光刻胶9定义出栅极区域，然后通过干法刻蚀去除掉定义区域的多晶硅， 见图3L。(13)去除光刻胶9，形成多晶硅栅极7，见图3M ；(14)在NBODY区域8进行N+注入，形成N+阱11，在多晶硅栅极7侧壁形成侧壁 氧化膜10，见图3N。后续的工艺就是正常的后道工艺流程，包括常规的金属钝化、合金等工艺。本发明 的关键步骤是上述步骤(10)，这样利用BODY自对准大角度精准注入形成沟道区域(见图 1)，所形成的LDMOS(横向双扩散金属氧化物半导体)性能非常稳定，BV(击穿电压)以及 Rdson (导通电阻)更佳。
权利要求
1.一种B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于，包括如下步骤第一步，在硅衬底上定义掩埋层区域，并进行注入形成掩埋层；第二步，在掩埋层上生长外延层；第三步，在外延层上形成深槽隔离；第四步，定义低压P型阱区域，并做注入，形成低压P型阱；第五步，生长栅氧化层，再淀积多晶硅层；第六步，通过BODY的光罩用光刻胶定义出需要BODY注入的地方，形成BODY区，通过干 法刻蚀去除掉定义区域的多晶硅，再用自对准大角度的注入进行BODY区注入；第七步，定义栅极区域，形成多晶硅栅极；第八步，在BODY区进行N+注入，形成N+阱，在多晶硅栅极侧壁形成侧壁氧化膜；第九步，后续工艺包括常规的金属钝化、合金工艺。
2.如权利要求1所述的B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于， 第一步具体为在硅衬底上采用光刻胶定义掩埋层区域，并进行掩埋层区域的锑注入，然后 900度左右的炉管推进，形成掩埋层。
3.如权利要求1或2所述的BCD工艺中的自对准高压CMOS制造工艺方法，其特征在 于，第一步中，所述的硅衬底采用晶向为[100]的P型硅衬底。
4.如权利要求1所述的B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于，第 二步中，所述的外延层的厚度为4 5微米。
5.如权利要求1所述的B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于，在 第一步和第二步之间还包括如下步骤去除表面的氧化层。
6.如权利要求1或4所述的BCD工艺中的自对准高压CMOS制造工艺方法，其特征在 于，第三步中，所述深槽隔离的深度是所述外延层厚度的1/10。
7.如权利要求1所述的BCD工艺中的自对准高压CMOS制造工艺方法，其特征在 于，第四步中，所述注入采用四次硼注入，第一次硼注入能量为250KEV-350KEV，第二次 硼注入能量为80KEV-150KEV，第三次硼注入能量为50KEV-80KEV，第四次硼注入能量为 20KEV-50KEV,能量由高到低的四次硼注入形成的低压P型阱为倒置阱。
8.如权利要求1所述的B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于，第 五步中，所述栅氧化层的厚度为115埃 135埃。
9.如权利要求1所述的B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于，第 六步中，所述BODY区注入的注入角度及注入剂量均与B⑶工艺相兼容，所述注入角度在30 度到45度斜角注入，并且需要四个方向旋转注入，所述注入剂量在1E13到5E13之间。
10.如权利要求1所述的B⑶工艺中的自对准高压CMOS制造工艺方法，其特征在于，第 七步具体为用光刻胶定义出栅极区域，然后通过干法刻蚀去除掉定义区域的多晶硅，去除 光刻胶，形成多晶硅栅极。
全文摘要
本发明公开了一种BCD工艺中的自对准高压CMOS制造工艺方法，包括如下步骤第一步，在硅衬底上形成掩埋层；第二步，在掩埋层上生长外延层；第三步，在外延层上形成深槽隔离；第四步，形成低压P型阱；第五步，生长栅氧化层，再淀积多晶硅层；第六步，通过BODY的光罩用光刻胶定义出需要BODY注入的地方，形成BODY区，通过干法刻蚀去除掉定义区域的多晶硅，再用自对准大角度的注入进行BODY区注入；第七步，定义栅极区域，形成多晶硅栅极；第八步，在BODY区进行N+注入，形成N+阱，在多晶硅栅极侧壁形成侧壁氧化膜；第九步，后续工艺。本发明可以满足对可以耐瞬间的高压CMOS器件的需求，提高BCD工艺的竞争力。
文档编号H01L21/28GK102104023SQ20091020196
公开日2011年6月22日 申请日期2009年12月18日 优先权日2009年12月18日
发明者张帅, 遇寒 申请人:上海华虹Nec电子有限公司