专利名称：P型otp器件及其制造方法
技术领域：
本发明涉及半导体集成电路制造领域，特别是涉及一种P型OTP器件，本发明还涉 及该P型OTP器件的制造方法。
背景技术：
现有P型OTP器件是由两个PMOS晶体管串联形成的一次性可编程器件，第一个 PMOS晶体管作为选通晶体管，在N型阱中用P型扩散区形成该第一个PMOS晶体管的源极和 漏极，所述第一个PMOS晶体管栅极作为整个器件的字线，所述第一个PMOS晶体管源极作为 整个器件的源极；第二个PMOS晶体管作为所述OTP器件的存储单元，所述第二个PMOS晶体 管栅极浮空，在N型阱中用P型扩散区形成所述第二个PMOS晶体管的源极和漏极，所述第 二个PMOS晶体管的漏极作为整个器件的位线，所述第二个PMOS晶体管的源极与所述PMOS 第一个晶体管的漏极共用一个P型扩散区。现有P型OTP器件与逻辑工艺完全兼容，不需 要增加任何的额外的光罩，所以被广泛的使用。但是组成P型OTP器件的两个PMOS晶体管 的源漏极与栅极的耦合电容较小，导致该器件的编程效率较低，即该器件在编程前后可区 分的电流范围很小。现有的解决方法通常是读取电流时，在N型阱上加电压，以增加编程前 后可区分的电流范围。这将消耗大量的OTP外围电路的面积。虽然P型OTP器件的每个单 元面积很小，但较多的外围电路将该类器件的应用限制在需要高密度容量的应用场合下。
发明内容
本发明所要解决的技术问题是提供一种P型OTP器件，能使所述P型OTP器件编 程性能得到大幅的提高，并能提高编程完之后整个器件的导通电流，增加了器件在编程前 后可区分的电流范围，还能减少实现OTP功能的外围电路的面积；为此，本发明还提供一种 该P型OTP器件的制造方法。为解决上述技术问题，本发明提供的P型OTP器件，由两个PMOS晶体管串联形成 的一次性可编程器件单体结构，第一个PMOS晶体管作为选通晶体管，在N型阱中用P型扩 散区形成该第一个PMOS晶体管的源极和漏极，所述第一个PMOS晶体管栅极作为整个器件 的字线，所述第一个PMOS晶体管源极作为整个器件的源极；第二个PMOS晶体管作为所述 OTP器件的存储单元，所述第二个PMOS晶体管栅极浮空，在N型阱中用P型扩散区形成所述 第二个PMOS晶体管的源极和漏极，所述第二个PMOS晶体管的漏极作为整个器件的位线，所 述第二个PMOS晶体管的源极与所述PMOS第一个晶体管的漏极共用一个P型扩散区；在所 述第二个PMOS晶体管的源极包括一由P型杂质离子注入形成的所述第二个PMOS晶体管的 源极与所述第二个PMOS晶体管的浮栅的耦合区域，用以增加所述第二个PMOS晶体管的源 极与浮栅之间的耦合电容，所述P型离子注入形成的耦合区域的宽度比没有进行所述P型 离子注入的PMOS晶体管在逻辑工艺中生成的源极与栅极、漏极与栅极的耦合区域的宽度 大。本发明的P型OTP器件的制造方法，包括如下步骤
步骤一、在硅衬底上形成有效隔离的N型阱区和场区，在所述阱区上方形成栅介 质层，在介质层上形成多晶硅；步骤二、刻蚀多晶硅，形成第一个PMOS晶体管和第二个PMOS晶体管的栅极，定义 出第一个PMOS晶体管和第二个PMOS晶体管的源区和漏区，并使所述第一个PMOS晶体管的 漏区和第二个PMOS晶体管的源区为同一有源区；步骤三、利用光刻工艺，在所述第二个PMOS晶体管的源区中形成一光刻胶窗口， 利用光刻胶做阻挡层进行P型杂质离子注入，去除光刻胶并退火激活形成所述第二个PMOS 晶体管的源极与所述第二个PMOS晶体管的浮栅的耦合区域；步骤四、以多晶硅栅为阻挡层进行所述第一个和第二个PMOS晶体管P型轻掺杂离 子注入、多晶硅栅侧壁生长、利用所述多晶硅栅及侧壁为阻挡层进行所述第一个和第二个 PMOS晶体管P型重掺杂离子注入，并退火激活，形成所述第一个和第二个PMOS晶体管源极 和漏极，在所述第一个PMOS晶体管源极和栅极、所述第二个PMOS晶体管的漏极做电极引 出，所述第二个PMOS晶体管的栅极浮置。本发明能使所述P型OTP器件的第二个PMOS晶体管的源极和栅极耦合电容增加， 使所述P型OTP器件编程性能得到大幅的提高，并能提高编程完之后整个器件的导通电流， 增加了器件在编程前后可区分的电流范围，还能减少实现OTP功能的外围电路的面积。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1是本发明P型OTP器件结构示意图；图2是PMOS晶体管热电子注入电流和栅源电压差的关系曲线；图3是为本发明P型OTP器件的制造方法的流程图；图4是现有P型OTP器件编程前后的工作曲线；图5是本发明P型OTP器件编程前后的工作曲线。
具体实施例方式如图1所示，为本发明的P型OTP器件结构示意图，由PMOS晶体管11和PMOS晶 体管12串联形成的一次性可编程器件。其中第一个PMOS晶体管11作为选通晶体管，在N 型阱15中用P型扩散区形成所述第一个PMOS晶体管11的源极191和漏极192，其栅极13 作为整个器件的字线，所述源极191作为整个器件的源极。第二个PMOS晶体管12作为该 器件的存储单元，其栅极16浮空，在N型阱15中用P型扩散区形成所述第二个PMOS晶体 管12的源极192和漏极193，所述漏极193作为整个器件的位线。所述第二个PMOS晶体 管12的源极与所述第一个PMOS晶体管11的漏极共用一个P性扩散区192，这样可以有效 的节省OTP器件的面积，同时避免了 latch up产生的可能。所述第二个PMOS晶体管12的 源极192还包括一由P型杂质离子注入形成的所述第二个PMOS晶体管12的源极192与所 述第二个PMOS晶体管12的浮栅16的耦合区域18，用以增加所述第二个PMOS晶体管的源 极与浮栅之间的耦合电容，所述P型离子注入形成的耦合区域18的宽度比没有进行所述P 型离子注入的PMOS晶体管在逻辑工艺中生成的源极与栅极、漏极与栅极的耦合区域19也 即为PMOS晶体管P型轻掺杂区域19的宽度大30纳米到60纳米。所述P型离子注入形成的耦合区域18深度、浓度和PMOS晶体管P型轻掺杂区域19的深度、浓度相同，所述P型离 子注入的角度为7度到60度之间。所述P型离子注入形成的耦合区域18的宽度、浓度、深 度的实际值选择方法为保证所述第二个PMOS晶体管12的源极192与浮栅16之间的耦合 电容大小满足使所述第二个PMOS晶体管12在编程时达到最佳热电子注入条件。所述P型 OTP器件的编程原理为所述第二个PMOS晶体管12在编程状态下通过其源极192与浮栅 16之间的耦合电容将源极192的电压耦合到其浮栅16上，而所述源极192上的电压是从 第一个PMOS晶体管11的源极191上传到过来，第一个PMOS晶体管11在编程过程中处于 导通状态。经过合理的计算，可以使第二个PMOS晶体管12在编程状态下处于PMOS晶体管 热电子注入最佳电压条件下，从而有大量的热电子注入到浮栅16上，改变了第二个PMOS晶 体管12的阈值电压，进而改变OTP器件在编程前后的电流，完成OTP器件的功能。PMOS晶 体管热电子注入(CHE)区别于NMOS晶体管，发生在晶体管多晶硅至衬底纵向电场较小的情 况下(可以参考Matsuoka, F. et al. "Analysis of Hot-Carrier-Induced Degradation Mode onpMOSFET'sIEEE Transactions on Electron Devices,Vol 37,No. 6,June 1990, pages 1487-1495.)。如图2所示，为PMOS晶体管热电子注入电流和栅源电压差的关系曲 线，由注入电子所形成的注入电流有一定的峰值分布，其峰值分布在栅极与源极的电压差 为-1. 2V -0. 8V, OTP的编程效率直接依赖于产生的热电子数量与能量，即在最佳热电子 注入条件OTP的编程效率最高。本发明通过调节所述P型离子注入形成的耦合区域18的 宽度、浓度、深度，从而调节所述第二个PMOS晶体管12的源极192与浮栅16之间的耦合电 容大小，当该耦合电容使所述第二个PMOS晶体管12的源极192与浮栅16间的耦合电压差 为IV左右时，所述第二个PMOS晶体管12在编程时达到最佳热电子注入，能使本发明的P 型OTP器件编程效率最高。如图3所示，为本发明的P型OTP器件的制造方法的流程图，包括如下步骤步骤一、在硅衬底10上形成有效隔离的N型阱15和场区，在所述阱15上方形成 栅介质层，在介质层上形成多晶硅。步骤二、刻蚀多晶硅，形成第一个PMOS晶体管栅极13和第二个PMOS晶体管的 栅极16，定义出第一个PMOS晶体管和第二个PMOS晶体管的源区和漏区，并使所述第一个 PMOS晶体管的漏区和第二个PMOS晶体管的源区为同一有源区。步骤三、利用光刻工艺，在所述第二个PMOS晶体管的源区中形成一光刻胶窗口， 利用光刻胶做阻挡层进行P型杂质离子注入，去除光刻胶并退火激活形成所述第二个PMOS 晶体管的源极192与所述第二个PMOS晶体管的浮栅16的耦合区域18 ；耦合区域18比没 有进行所述P型杂质离子注入的PMOS晶体管在逻辑工艺中生成的源极与栅极、漏极与栅极 的耦合区域也即P型轻掺杂区19的宽度大30纳米到60纳米；所述P型杂质离子注入的注 入角度为7度到60度，注入的能量和剂量和P型轻掺杂离子注入相同；注入的角度、能量和 剂量具体工艺参数以保证所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足 使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件为准。步骤四、以多晶硅栅为阻挡层进行所述第一个和第二个PMOS晶体管P型轻掺杂离 子注入形成P型轻掺杂区19、多晶硅栅侧壁17生长、利用所述多晶硅栅及侧壁17为阻挡层 进行所述第一个和第二个PMOS晶体管P型重掺杂离子注入，并退火激活，形成所述第一个 PMOS晶体管的源极191和漏极192和第二个PMOS晶体管源极192和漏极193，在所述第一个PMOS晶体管源极191和栅极13、所述第二个PMOS晶体管的漏极193做电极引出，所述第 二个PMOS晶体管的栅极16浮置并去除栅极16上的金属硅化物14。现有P型OTP器件通常在读的状态下要在衬底上加比源端高的电压，如图4所示 为2V。而且这个衬底电压过高会引起读取电流过低，读取电路无法读取编程完的OTP单元 的电流；衬底电压过低，则编程前的OTP单元初始电流过大，也无法区分OTP单元的状态。 所以通常要很复杂的外围读取电路来实现同时提供两个精确的电压给衬底和源端，这同时 会消耗很大的芯片面积。使用本文所介绍的技术，可以使衬底上不需要任何额外的电压，如 图6所示；这要整个OTP控制/读取电路设计时只需提供一个精确电压，大大的减小整个芯 片的面积。使得这类OTP器件的应用范围拓展到低密度容量的应用下。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
权利要求
1.一种P型OTP器件，由两个PMOS晶体管串联形成的一次性可编程器件，第一个PMOS 晶体管作为选通晶体管，在N型阱中用P型扩散区形成该第一个PMOS晶体管的源极和漏 极，所述第一个PMOS晶体管栅极作为整个器件的字线，所述第一个PMOS晶体管源极作为整 个器件的源极；第二个PMOS晶体管作为所述OTP器件的存储单元，所述第二个PMOS晶体管 栅极浮空，在N型阱中用P型扩散区形成所述第二个PMOS晶体管的源极和漏极，所述第二 个PMOS晶体管的漏极作为整个器件的位线，所述第二个PMOS晶体管的源极与所述PMOS第 一个晶体管的漏极共用一个P型扩散区；其特征在于在所述第二个PMOS晶体管的源极包 括一由P型杂质离子注入形成的所述第二个PMOS晶体管的源极与所述第二个PMOS晶体管 的浮栅的耦合区域，所述P型离子注入形成的耦合区域的宽度大于没有进行所述P型离子 注入的PMOS晶体管在逻辑工艺中生成的源极与栅极、漏极与栅极的耦合区域的宽度。
2.如权利要求1所述的P型OTP器件，其特征在于所述P型离子注入形成的耦合区 域的宽度比没有进行所述P型离子注入时的PMOS晶体管在逻辑工艺中生成的源极与栅极、 漏极与栅极的耦合区域的宽度大30纳米到60纳米。
3.如权利要求1所述的P型OTP器件，其特征在于所述P型离子注入形成的耦合区 域深度、浓度和PMOS晶体管P型轻掺杂区域的深度、浓度相同，所述P型离子注入的角度为 7度到60度之间。
4.如权利要求1或2或3所述的P型OTP器件，其特征在于所述P型离子注入形成 的耦合区域的宽度、浓度、深度的实际值选择方法为保证所述第二个PMOS晶体管的源极与 浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条 件。
5.如权利要求4所述的P型OTP器件，其特征在于所述第二个PMOS晶体管在编程时 达到最佳热电子注入条件为所述第二个PMOS晶体管的栅极耦合电压小于所述第二个PMOS 晶体管的源极电压0. 8V 1. 2V。
6.一种如权利1所述的P型OTP器件的制造方法，其特征在于，包括如下步骤步骤一、在硅衬底上形成有效隔离的N型阱区和场区，在所述阱区上方形成栅介质层，在介质层上形成多晶硅；步骤二、刻蚀多晶硅，形成第一个PMOS晶体管和第二个PMOS晶体管的栅极，定义出第 一个PMOS晶体管和第二个PMOS晶体管的源区和漏区，并使所述第一个PMOS晶体管的漏区 和第二个PMOS晶体管的源区为同一有源区；步骤三、利用光刻工艺，在所述第二个PMOS晶体管的源区中形成一光刻胶窗口，利用 光刻胶做阻挡层进行P型杂质离子注入，去除光刻胶并退火激活形成所述第二个PMOS晶体 管的源极与所述第二个PMOS晶体管的浮栅的耦合区域；步骤四、以多晶硅栅为阻挡层进行所述第一个和第二个PMOS晶体管P型轻掺杂离子注 入、多晶硅栅侧壁生长、利用所述多晶硅栅及侧壁为阻挡层进行所述第一个和第二个PMOS 晶体管P型重掺杂离子注入，并退火激活，形成所述第一个和第二个PMOS晶体管源极和漏 极，在所述第一个PMOS晶体管源极和栅极、所述第二个PMOS晶体管的漏极做电极引出，所 述第二个PMOS晶体管的栅极浮置。
7.如权利6所述的P型OTP器件的制造方法，其特征在于步骤三中所述P型杂质离 子注入形成的耦合区域比没有进行所述P型杂质离子注入的PMOS晶体管在逻辑工艺中生成的源极与栅极、漏极与栅极的耦合区域的宽度大30纳米到60纳米。
8.如权利6所述的P型OTP器件的制造方法，其特征在于步骤三中所述P型杂质离 子注入的注入角度为7度到60度，注入的能量和剂量和步骤四中所述P型轻掺杂离子注入 相同。
9.如权利6或7或8所述的P型OTP器件的制造方法，其特征在于注入的角度、能量 和剂量具体工艺参数以保证所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满 足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件为准。
全文摘要
本发明公开了一种P型OTP器件，由两个PMOS晶体管串联形成的一次性可编程器件，第一个PMOS晶体管作为选通晶体管，第二个PMOS晶体管作为存储单元且其栅极浮空。在第二个PMOS晶体管的源极包括一由P型杂质离子注入形成源极和浮栅的耦合区域，用以增加第二个PMOS晶体管的源栅间的耦合电容。本发明还公开了一种所述P型OTP器件的制造方法，是在多晶硅刻蚀完成后，在第二个PMOS晶体管的源区进行P型杂质离子注入形成一源栅的耦合区域。本发明能使P型OTP器件编程性能得到大幅提高，并能提高编程完之后整个器件的导通电流，增加了器件在编程前后可区分的电流范围；还能减少实现OTP功能的外围电路的面积。
文档编号H01L21/8247GK102104045SQ20091020196
公开日2011年6月22日 申请日期2009年12月18日 优先权日2009年12月18日
发明者仲志华 申请人:上海华虹Nec电子有限公司